StratixV器件中的收发器时钟-Intel.PDFVIP

Stratix V器件中的收发器时钟 2 2013.05.06 SV52003 订阅 反馈 本章节提供关于Stratix®V收发器时钟体系结构的信息。该章节对收发器与FPGA架构连接时的操作、 内部时钟体系结构和时钟选项所需的时钟进行了介绍。 图2-1: 收发器时钟体系结构概述 Transceivers Input Reference Clock Transmit PLL or CDR (1) FPGA FPGA Fabric-Transceiver Fabric Internal Clocks Transceiver Interface Clocks Channels 注释：(1) 发送锁相环(PLL)可以是CMU PLL (通道PLL)、fPLL (小数分频PLL时钟)或者是ATX PLL (辅助发送PLL)。 相关链接 Stratix V器件手册: 已知问题 列出了对Stratix V器件手册章节所规划的更新。 输入参考时钟 发送器PLL和CDR的参考时钟生成收发器操作所需的时钟。 每个收发器通道含有一个通道PLL，可以配置成发送器时钟乘法器单元(CMU) PLL或者接收器CDR PLL 。在CMU PLL配置中，通道PLL使用输入参考时钟来生成串行时钟。在接收器CDR PLL配置中， 通道PLL 以lock-to-reference (LTR)的模式锁定到输入参考时钟。辅助发送(ATX) PLL和小数分频PLL 使用输入参考时钟来综合出一个串行时钟。 输入参考时钟源 通道PLL、ATX PLL和小数分频PLL可以从专用refclk管脚，另一个小数分频PLL，或通过参考时钟 网络获得输入时钟。 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at ISO /common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with 9001:2008 Alteras standard warranty, but reserves the right to make changes to any products and se