第九章时序约束.pptVIP

指定个别时序约束 指定个别时钟要求 个别时序约束 输入最大最小延时 输出最大最小延时 反相时钟 非时钟 tCO要求（最大、最小）、 tSU要求、 tH要求、 tPD要求 剪除时序路径 时序约束的种类 单点 点到点 通配符 时序组 指定个别时钟要求 时钟分类： 独立时钟 衍生时钟 指定个别时钟要求 独立时钟之间是非相关时钟，而独立时钟和其衍生时钟之间是相关时钟，缺省情况下，QuartusII不分析非相关时钟之间的路径。 指定独立时钟要求时，须显式指定该时钟的Fmax和占空比。 指定衍生时钟要求时，只需指定衍生时钟相对于产生该衍生时钟的独立时钟的相位差、分频或倍频比等参数。 个别时钟约束一独立时钟设置 Assignment/timing settings ，在弹出的窗口中点击individual clocks选项 个别时钟约束一衍生时钟设置 输入最大/最小延时 “输入最大延时”约束指定了外部输入路径延时的最差情况。外部延时包含了外部上游器件的tco，加上PCB走线的延时。 外部芯片和fpga使用同相位的时钟信号，因此fpga的输入数据的建立时间需要满足： tsuA≤tclk-input maximum delay “输入最小延时”约束指定了外部输入路径延时的最小情况。 fpga的输入数据的建立时间需要满足： thA ≤ input minimum delay 输入延时 输出最大/最小延时 “输出最大延时”约束指定了外部输出路径延时的最差情况。外部延时实际上包含了外部下游器件的tsu，加上pcb走线的延时。 tcoB≤tclk-output maximum delay； tcoB≥output minimum delay 输出延时 反相时钟 非时钟 其它要求 Tco，th，tpd，tsu，都可在assignment editor中设置。 剪除时序路径：可指定专门的时序路径，将其剪除，使其不在时序报告中出现。 时序约束的种类 在约束设置时，可以使用 单点 点到点 通配符 时序分组。 单点 在一个”输入最大/最小延时“的设置中，如果对输入的管脚进行单点约束，那么这个输入管脚到不同时钟驱动的所有寄存器路径有效。 点到点 在一个”输入最大/最小延时“的设置中，如果对“从时钟输入管脚到数据输入管脚”进行点对点约束，那么这个设置对输入管脚到指定时钟驱动的寄存器路径有效。 通配符 如果需要约束管脚的建立时间，而且这个管脚驱动多个触发器，可以在约束中使用通配符，对其中一组路径约束。 一种：用“*”代替零个或多个字符； 另一种：用“？”代替单个字符 时序组 Assginment/time groups 竞争与冒险现象 组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险。（也就是由于竞争产生的毛刺叫做冒险）。 判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测； 解决方法：1：加滤波电路，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。 时序约束与时序分析 约束的分类 时序约束与时序分析基础 时序约束的基本作用 时序约束的路径 Quartus 工具运行时序分析 设置时序约束的常用方法 1 约束的分类 时序约束：规范设计的时序行为，表达设计者期望满足的时序要求，指导综合和布局布线阶段的优化算法等。 区域与位置约束：用于指定芯片I/O管脚位置以及指导实现工具在芯片指定的物理区域进行布局布线。 其它约束：泛指目标芯片型号、电气特性等约束属性。 2 时序约束与时序分析基础 时序约束的概念：时序约束主要包括周期约束（FFS到FFS， 即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以 及静态路径约束（IPAD到OPAD）等3种。? 附加时序约束的一般策略是先附加全局约束，然后对快速 和慢速例外路径附加专门约束。 附加全局约束时，首先定义设计的所有时钟，对各时钟域 内的同步元件进行分组，对分组附加周期约束，然后对 FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。 附加专门约束时，首先约束分组之间的路径，然后 约束快、慢速例外路径和多周期路径，以及其他特殊路径。 时序约束的基本作用 ?提高设计的工作频率 ： 通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 ?获得正确的时序分析报告： FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序