数字电子电路及其EDA技术 教学课件 ppt 作者 王艳芬 主编09.pptVIP

课题九：数字电路及其EDA技术课程设计 实训9 数字系统设计实例 9.1数字频率计的设计与制作9.1.1 测频原理 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于1秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。 9.1.2 频率计实现 频率计的结构包括一个测频控制信号发生器、一个计数器和一个锁存器。 1．测频控制信号发生器 设计频率计的关键是设计一个测频控制信号发生器，产生测量频率的控制时序。控制时钟信号clk取为1 Hz，2分频后即可产生一个脉宽为1秒的时钟test_en，以此作为计数闸门信号。当test_en为高电平时，允许计数；当test_en由高电平变为低电平(下降沿到来)时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次test_en上升沿到来之前产生清零信号clear，将计数器清零，为下次计数作准备。 2.计数器 计数器以待测信号作为时钟，清零信号clear到来时，异步清零；test_en为高电平时开始计数。计数以十进制数显示，本例设计了一个简单的10 kHz以内信号的频率计，如果需要测试较高频率的信号，则将dout的输出位数增加，当然锁存器的位数也要相应增加。 3．锁存器 当test_en下降沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器译码并在数码管上显示。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器的位数应跟计数器完全一样。 数字频率计外部接口如图9-1所示。 图9-1 数字频率计外部接口 9.1.3 VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY freq IS PORT(fsin: in STD_LOGIC; --待测信号 clk: IN STD_LOGIC; --1 Hz基准时钟 dout: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));--锁存后的数据，显示在数码管上 END freq; ARCHITECTURE one OF freq IS SIGNAL test_en: STD_LOGIC; --测试使能 SIGNAL clear: STD_LOGIC; --计数清零 SIGNAL data: STD_LOGIC_VECTOR(15 DOWNTO 0); --计数值 BEGIN BEGIN IF clkevent AND clk=1 THEN test_en=NOT test_en; END IF; END PROCESS;? clear=NOT clk AND NOT test_en; PROCESS(fsin) BEGIN IF clear=1 THEN data=0000000000000000; ELSIF fsinevent AND fsin=1 THEN IF data(11 DOWNO 0)=100110011001 THEN data=data+011001100111; ELSIF data(7 DOWNTO 0)THEN data=data ELSIF data(3 DOWNTO 0)=1001 THEN data=data+0111; ELSE data=data+1; END IF; END IF; END IF; END PROCESS; PROCESS(test_en,data) BEGIN IF test_enevent AND test_en=0 THEN dout=data; END IF; END PROCESS; END one; 9.1.4 仿真结果 频率计仿真波形如图9-2所示。 9.1.5 下载验证 锁定引脚时clk接CLK1；fsin为待测信号，可接CLK2，也可接TESTOUT1，测试外部引入的TTL波形频率；dout接4个数码管。综合适配后将配置数据下载入EDA实验平台(技术资料详见附录)的FPGA中(有关CLK1等引脚在FPGA芯片引脚中的序号，请参