基于Verilog-HDL设计的数字时钟.docVIP

PAGE PAGE 1 深圳大学考试答题纸 (以论文、报告等形式考核专用)二○ 18 ～二○ 19 学年度第 一 学期 课程编号 1602080001 课程名称 硬件描述语言与逻辑综合 主讲教师 刘春平 评分 学 号 姓名 李思豪 专业年级 电子科学与技术16级1班 教师评语： 题目： 基于Verilog HDL设计的数字时钟 摘 要：本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 6.0和cyclnoe II EP2C