集成电路课程设计报告三输入异或门电路.docVIP

集成电路课程设计 PAGE 19 学号: 学号: 课 程 设 计 课 程 名 称 ： 集成电路设计 实 验 题 目 ： 三输入异或门电路设计 学 生 姓 名： 学 生 学 号 ： 学 院（系）： 信息数理学院 专 业 班 级： 指 导 教 师： 实习时间： 2017 年 06 月 19 日 ? 2017 年 06 月 30 日 设计题目： 设计出三输入异或门电路，列出工艺中需要的薄膜制备工艺和性能参数。 设计原理： 异或门（英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。 三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三输入异或门来说，若输入为偶数（此处包括0）个高电平1，则输出为低电平0；否则输出为高电平1。 异或门的应用范围广，在实际应用中可以用来实现 \o 奇偶校验位 奇偶发生器或模2 \o 加法器 加法器，还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。 虽然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地使用到分立的异或门。因此，我们为了熟练了解、掌握异或门这一基本逻辑电路，对异或门电路进行了这次课程设计。 异或门的逻辑表达式：Y= 进一步可得到一位比较器的真值表： A B C Y F 0 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 0 电路设计： 3.1使用S—edit画出电路电路原理图 总电路图： 分模块电路图1：与门 分模块电路图2：反相器 3.2使用T-Spice对画出电路原理图进行电路仿真 电路仿真代码： vvdd Vdd GND 5.0 va A Gnd PULSE (0 5 200n 0.3n 0.3n 200n 400n) vb B Gnd PULSE (0 5 100n 0.3n 0.3n 100n 200n) vc C Gnd PULSE (0 5 50n 0.3n 0.3n 50n 100n) .tran/op 1n 400n method =bdf .print tran v(Y) v(Y) v(C) v(B) v(A) 3.3电路仿真结果： 输入信号： 输出结果： 版图设计： 4.1设计规则 序号 名 称 Rule distance /lambda 1.1 Well Minimum Width 10.000 1.3 Well to Well(Same Potential) Spacing 6.000 2.1 Active Minimum Width 3.000 2.2 Active to Active Spacing 3.000 2.3a Source/Drain Active to Well Edge 5.000 2.3b Source/Drain Active to Well Space 5.000 2.4a WellContact(Active) to Well Edge 3.000 2.4b SubsContact(Active) to Well Spacing 3.000 3.1 Poly Minimum Width 2.000 3.2 Poly to Poly Spacing 2.000 3.3 Gate Extension out of Active 2.000 3.4a/4.1a Source/Drain Width 3.000 3.4b/4.1b Source/Drain Width 3.000 3.5 Poly to Active Spacing 1.000