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8. 半导体存储器 8.1 复杂可编程逻辑器件(CPLD)简介 8.2 现场可编程门阵列(FPGA) 8.3 可编程逻辑器件开发过程简介简介 8.1 复杂可编程逻辑器件(CPLD)简介 1. 逻辑块 2. 可编程内部连线 3. I/O单元 8.1 复杂可编程逻辑器件(CPLD)简介 与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元； 每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。 CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件; 1. 逻辑块 逻辑块是CPLD实现逻辑功能的核心模块。 逻辑块 内部 的可 编程 连线 区 I/O 单元 乘积项 阵列 乘积项 分配 宏单元 Macro cell PI 通用的CPLD器件逻辑块的结构 （1）可编程乘积项阵列 （2）乘积项分配和宏单元 GAL中的乘积项是固定的，对应一个宏单元。但逻辑块中的乘积项可以编程，分配到不同的宏单元。灵活性大大提高。 CPLD中的宏单元与GAL中的类似。 2. 可编程内部连线 可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和I/O块之间的连接。 连线区的可编程连接一般由E2CMOS管实现。 可编程连接原理图 内部连线 宏单元或 I/O 连线 E 2 CMOS 管