ARM嵌入式体系结构与接口技术第2章 ARM技术概述.pptVIP

2.8.3 高速缓冲存储器（Cache） Cache是一个容量小但存取速度非常快的存储器，它保存最近用到的存储器数据副本。对于程序员来说，Cache是透明的。它自动决定保存哪些数据、覆盖哪些数据。现在Cache通常与处理器在同一芯片上实现。Cache能够发挥作用是因为程序具有局部性特性。所谓局部性就是指在任何特定的时间，处理器趋于对相同区域的数据（如堆栈）多次执行相同的指令（如循环）。 Cache经常与写缓存器（write buffer）一起使用。写缓存器是一个非常小的先进先出（FIFO）存储器，位于处理器核与主存之间。使用写缓存的目的是，将处理器核和Cache从较慢的主存写操作中解脱出来。当CPU向主存储器做写入操作时，它先将数据写入到写缓存区中，由于写缓存器的速度很高，这种写入操作的速度也将很高。写缓存区在CPU空闲时，以较低的速度将数据写入到主存储器中相应的位置。 通过引入Cache和写缓存区，存储系统的性能得到了很大的提高，但同时也带来了一些问题。例如，由于数据将存在于系统中的不同的物理位置，可能造成数据的不一致性；由于写缓存区的优化作用，可能有些写操作的执行顺序不是用户期望的顺序，从而造成操作错误。 2.8 ARM920T存储系统 * 2.9.1 流水线的概念与原理 处理器按照一系列步骤来执行每一条指令，典型的步骤： （1）从存储器读取指令（fetch）； （2）译码以鉴别它是属于哪一条指令（decode）； （3）从指令中提取指令的操作数（这些操作数往往存在于寄存器中）（reg）； （4）将操作数进行组合以得到结果或存储器地址（ALU）； （5）如果需要，则访问存储器以存储数据（mem）； （6）将结果写回到寄存器堆（res）。 2.9 流水线 * 2.9.2 流水线的分类 1．3级流水线ARM组织 到ARM7为止的ARM处理器使用简单的3级流水线，它包括下列流水线级。 （1）取指令（fetch）：从寄存器装载一条指令。 （2）译码（decode）：识别被执行的指令，并为下一个周期准备数据通路的控制信号。在这一级，指令占有译码逻辑，不占用数据通路。 （3）执行（excute）：处理指令并将结果写回寄存器。 当处理器执行简单的数据处理指令时，流水线使得平均每个时钟周期能完成1条指令。但1条指令需要3个时钟周期来完成，因此，有3个时钟周期的延时（latency），但吞吐率（throughput）是每个周期1条指令。 2.9 流水线 * 2.1 ARM体系结构的技术特征及发展 SA-110 ARM7TDMI 4T 1 Halfword and signed halfword / byte support System mode Thumb instruction set 2 4 ARM9TDMI SA-1110 ARM720T ARM940T Improved ARM/Thumb Interworking CLZ 5TE Saturated maths DSP multiply-accumulate instructions XScale ARM1020E ARM9E-S ARM966E-S 3 Early ARM architectures ARM9EJ-S 5TEJ ARM7EJ-S ARM926EJ-S Jazelle Java bytecodeexecution 6 ARM1136EJ-S ARM1026EJ-S SIMD Instructions Multi-processing V6 Memory architecture (VMSA) Unaligned data support 2.1.3 ARM体系结构的发展 H L H L Cortex系列处理器 H L Applications Processor Market Real-Time Embedded Market Microcontroller Market ARM926EJ-S Cortex-A8 ARM11 MPCore ARM1176JZ(F)-S ARM1136J(F)-S 600+ MIPS Uni-Proc 2000+ MIPS Uni-Proc 2000+ MIPS Multi-proc 600+ MIPS Uni-Proc 250+ MIPS Uni-Proc ARM7TDMI Cortex-M3 ARM968E-S ARM946E-S ARM1156T2(F)-S ARM7TDMI 600+ MIPS Uni-Proc 150+ MIPS Uni-Proc 100+ MIPS Uni-Proc Cortex R4(F) 600+ MIPS Uni-Proc ARM处理器的产品系列非常广，包