第五讲-VHDL语言程序的基本结构.pptVIP

第2章 VHDL语言程序的基本结构 主要内容 VHDL语言设计的基本单元及其构成 ： 实体 + 构造体 VHDL语言构造体的子结构描述 ： 块、进程、子程序 包集合、库及配置 一个完整的VHDL语言程序通常包含5个部分： 实体（Entity） 构造体Architecture） 配置（Configuration） 包集合（Package） 库（Library） 实体： 描述所设计的系统的外部接口信号； 构造体：描述系统内部的结构和行为； 配置： 用于从库中选取所需要单元来组成系统设 计的不同版本； 包集合：存放各种设计模块都能共享的数据类型、 常数和子程序等； 库： 存放已经编译的实体、构造体、包集合和 配置。 前四种是可分别编译的源设计单元 2.1 VHDL语言设计的基本单元及其构成  （实体+构造体） 2.1.1 实体说明 实体说明具有如下结构： ENTITY 实体名 IS [类属参数说明]； [端口说明]； END 实体名； 举例： ENTITY mux IS GENERIC(m：TIME：=1 ns)； PORT(d0，d1，sel：IN BIT； q：OUT BIT )； END mux； 类属参数说明是实体说明中的可选项，放在端口说明之前，用于指定参数； 其一般书写格式为： GENERIC 常数名：数据类型 [：＝设定值] ，…]； 举例：GENETRIC(m：TIME：=1ns)； 这个参数说明是指在VHDL程序中，构造体内的参数m的值为1ns。 端口说明是对基本设计实体（单元）与外部接口的描 述，也可以说是对外部引脚信号的名称，数据类型和 输入、输出方向的描述； 其一般书写格式为： PORT（端口名{，端口名}：方向 数据类型名； 端口名{，端口名}：方向 数据类型名）； 举例： PORT(d0,d1,sel : IN BIT； q : OUT BIT； bus : OUT BIT_VECTOR(7 DOWNTO 0) )； （1）端口名：赋予每个外部引脚名称，通常用一个或几个英文字母，或者用英文字母加数字命名之，例如：d0，d1，sel。 （2）端口方向：用来定义外部引脚的信号方向。 （3）数据类型：VHDL有10种数据类型（下一章详细介绍） BIT和BIT_VECTOR STD_LOGIC和STD_LOGIC_VECTOR 练习 试写出半加器的实体描述： 如右图所示 a,b为半加器的输入端口，s,co为输出信号，s为和信号，co为进位信号。 2.1.2 构造体 构造体(Architecture)具体指明了该设计实体的行为，定义了该设计实体的功能，规定了该设计实体的数据流程，指派了实体中内部元件的连接关系。 构造体对其基本设计单元的输入输出关系有三种描述方式 ： (1) 行为描述： 对设计实体按算法的路径来描述。采用进程语句顺序描述设计实体的行为和功能。 (2) 寄存器传输描述（数据流描述）： 通过描述数据流程的运动路径、方向和运动结果，实现设计实体的行为和功能。 (3) 结构描述（逻辑元件连接描述）： 采用并行处理语句描述设计实体内的结构组织和元件互连关系。通常用于层次式设计。 构造体的一般书写格式为： ARCHITECTURE 构造体名 OF 实体名 IS [定义语句]内部信号，常数，数据类型，函数等的定义； BEGIN [