第二章ARM微处理器及其硬件体系结构概要.ppt

* * 第二章ARM微处理器及其硬件体系结构 1.1 硬件基础 1、冯·诺依曼体系结构模型 指令寄存器 控制器 数据通道 输入 输出 中央处理器 存储器 程序 指令0 指令1 指令2 指令3 指令4 数据 数据0 数据1 数据2 2、冯·诺依曼体系的特点 1）数据与指令都存储在存储器中 2）被大多数计算机所采用 3）ARM7——冯诺依曼体系 3、哈佛体系结构 指令寄存器 控制器 数据通道 输入 输出 中央处理器 程序存储器 指令0 指令1 指令2 数据存储器 数据0 数据1 数据2 地址 指令 地址 数据 4、哈佛体系结构的特点 1）程序存储器与数据存储器分开2）提供了较大的数存储器带宽 3）适合于数字信号处理 4）大多数DSP都是哈佛结构 5）ARM9是哈佛结构 5、CISC：复杂指令集（Complex Instruction Set Computer） 具有大量的指令和寻址方式 8/2原则：80%的程序只使用20%的指令 大多数程序只使用少量的指令就能够运行。 6、RISC：精简指令集（Reduced Instruction Set Computer) 在通道中只包含最有用的指令 确保数据通道快速执行每一条指令 使CPU硬件结构设计变得更为简单 为增加处理器指令流的速度，ARM7 系列使用3级流水线. 允许多个操作同时处理，而非顺序执行。 Decode Fetch Execute 从存储器中读取指令 解码指令中用到的寄存器 寄存器读（从寄存器Bank） 移位及ALU操作 寄存器写（到寄存器Bank ） PC PC PC - 4 PC-2 PC - 8 PC - 4 ARM Thumb PC指向正被取指的指令，而非正在执行的指令 7、流水线技术： 几个指令可以并行执行 提高了CPU的运行效率 内部信息流要求通畅流动 该例中用6个时钟周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1 Cycle Operation ADD SUB ORR AND EOR ORR 1 2 3 4 5 6 7 8 9 F D E F D E F E F D E F D E D F D E W F – 取指 D – 解码 E – 执行 M 8、最佳流水线 9、超标量执行 超标量CPU采用多条流水线结构 执行1 预取 指令CACHE 译码2 译码1 执行2 执行1 预取 译码2 译码1 执行2 流水线1 流水线2 数据 10、高速缓存（CACHE） 1、为什么采用高速缓存 微处理器的时钟频率比内存速度提高快得多，高速缓存可以提高内存的平均性能。 2、高速缓存的工作原理 高速缓存是一种小型、快速的存储器，它保存部分主存内容的拷贝。 CPU 高速缓存控制器 CACHE 主存 数据 数据 地址 11、总线和总线桥 CPU 低速设备 桥 数据 高速总线 存储器 高速设备 高速设备 低速总线 12、存储器系统 RAM：随机存取存储器 SRAM：静态随机存储器 DRAM：动态随机存储器 1）SRAM比DRAM快 2）SRAM比DRAM耗电多 3）DRAM存储密度比SRAM高得多 4）DRAM需要周期性刷新 ROM：只读存储器 FLASH：闪存 CS R/W Addr Data SRAM CS R/W CAS Data RAS Addr DRAM 1.2 ARM7处理器内核 ARM7TDMI 特性 3 级流水线 冯.诺依曼架构 CPI(Cycle Per Instruction) 约为1.9 T-Thumb 架构扩展, 提供两个独立指令集： ARM 指令，均为 32位 Thumb指令，均为 16位 两种运行状态，用来选择哪个指令集被执行 D - 内核具有Debug扩展结构 M – 增强乘法器 (32x8) 支持64位结果. I - EmbeddedICE 逻辑 1、ARM7TDMI处理器 2、ARM7TDMI 外部接口 ARM7TDMI 内核 存储器接口 地址总线 数据总线 控制 协处理器接口 时钟 中断 复位 3、ARM7TDMI 方框图 DOUT[31:0] ARM7TDM 内核 TAP 控制器 JTAG 接口 数据总线 控制信号 D[31:0] 地址总线 A[31:0] DIN[31:0] BUS Splitter Embedded ICE 逻辑 4、ARM7TDMI 内核 寄存器 Bank 乘法器 地址自增器 ALU B A Vectors 地址寄存器 桶 移位器 PC ALU 读