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实验五锁相环测试及应用实验报告 :锁相环测试及应用实验 试验目的：1. 了解锁相环的组成、基本原理及性能特点。 掌握集成锁相环4046芯片的使用方法。 掌握锁相环路及各部件性能（鉴相特性、压控特性、同步带和捕 捉带）的测试方法。 掌握锁相调频、锁相鉴频电路的构成、基本原理及参数测试测试 方法。 掌握简单锁相频率合成器的基本原理及性能指标的测试方法 实验设备：1.调幅与调频发射模块。 直流稳压电压GPD-3303D F20A型数字合成函数发生器/计数器 DSO-X 2014A数字存储示波器 实验原理： 1 ?锁相环的组成及基本原理 锁相环路（PLL）亦称自动相位控制（APC）电路，它是一种利用相位 误差消除频率误差的反馈控制系统。如图1所示，由鉴相器（相位比较器）、 环路滤波器（低通滤波器）和压控振荡器三个基本部件组成。 图1 锁相环组成框图 若fo?fi,瞬时相位差??将随时间而变化；若fi?fo???保持固定值。锁相 环就是利用两个信号之间相位差的变化，控制压控振荡器的输出信号频率, 最终使两个信号相位差保持为常数，达到频率相等。锁相环的工作过程: 如图1所示，若fo?fi,必将引起??的变化，鉴相器输出正比于??的误差电 压Ud(t)o经环路滤波器滤除ud(t)中的高频分量和噪声，产生缓慢变动的 直流电压uc(t)o VCO受控于uc(t),使得振荡频率fo与输入参考频率fi的 频差逐渐减小，直到fo?fi,电路达到稳定平衡状态，即锁定状态。此时，?? 保持一个不变的稳态相差??，以维持电路的平衡状态。需要指出，环路能 达到锁定状态，是在fo与fi相差不大的范围内。 几个重要概念 失锁与锁定 开始工作时，fo?fi, ??不固定，环路处于不稳定状态，称为失锁。当 fo?fi时，？?保持常数，电路进入稳定状态，称为锁定。 跟踪过程与捕捉过程 在环路锁定状态下，如果输入信号频率fi发生变化，环路通过自身的 调节作用，使输出信号频率fo以同样的规律跟随着变化，并且始终保持 fo?fi,这个过程称为跟踪过程或同步过程。刚加入信号时，并非立即进入 锁定状态，而要经历一个过渡过程，这个环路由失锁进入锁定的过程称为 捕捉过程。 同步带与捕捉带 在锁定状态下，环路维持锁定所允许的最大输入信号频率变化范围称 为同步带或跟踪带，用?伯表不。 1 加入输入信号后环路能够由失锁自行进入锁定状态的最人允许固有 频差称为捕捉带，用?fp表示，一般?fH??fpo （4）锁相环路的主耍特点 ①跟踪特性 在锁定状态下，当输入频率发生变化时，VCO的频率可以精确地跟踪 输入频率的变化，最终使fo?fio② 窄带滤波特性 就频率特性而言，PLL相当于一个带通滤波器，其带宽可以做的很窄。 窄带滤波特性能够滤除混入输入信号中的噪声和杂散干扰。 ③锁定状态下无剩余频差 锁相环应用 PLL具有许多优越的性能，如无频差工作特性、环路带宽或滤波器带 宽的可调性等，因而应用广泛。如锁相调频、锁相调相、锁相鉴频、锁相 混频、锁相倍频、锁相分频、同步解调、锁相频率合成等。 集成锁相环CD4046简介及应用： CD4046 简介 图2是单片集成锁相环CD4046的内部结构框图及外I韦I典型接线图。 CD4046采用CMOS工艺，特点是电源电压范围宽（VDD-VSS=5~15 V, VSS端一般接地），输入阻抗高（约100MQ ）,动态功耗小。在VDD=15 V 时最高频率可达1.2 MHz,通常用在中、低频段。CD4046内部集成了一个 低功耗、高线性的VCO,两个工作方式不同的鉴相器PDI、PDII,以及 源级跟随器（专门用于FM解调输出，耍求外接负载电阻大于10K?）,放 大、整形电路和5V稳压管，若与TTL电路兀配时，可用作辅助电源。 图2集成锁相环CD4046内部组成及外围典型接线框图 PD I采用异或门结构，使用时耍求输入信号占空比为50%。无输入信 号时，PD I输出电压为VDD/2,用于确定VCO的固有振荡频率。PDI的 捕捉能力和滤波器有关，选择合适的滤波器可以得到较宽的捕捉范围。 当??d在0。-180°范围内变化时，输出脉冲电压ud?t?占空比随Z改变。 图3是VSS接地，环路锁定在VCO的固有振荡频率时，PD I的输入、 输出波形及VCO输入控制电压波形。 2 图3 PD I输入、输出波形、VCO输入波形及鉴相特性 PD II是一个由信号上升沿控制的数字存储网络。它对输入信号的占空 比要求不高，允许输入非对称波形，具有很宽的捕捉范围，而且不会锁定 在输入信号的谐波。它提供两种输出信号，数字误差信号和锁定信号（相 位脉冲），当达到锁定时，PDII的两个输入信号相位差为0。 PD II的工作波形如图4所示，当输入信号超前于比较信号时，PDII输 出正脉冲，当