时序管理规划约束.ppt

时序约束与时序分析 约束的分类 时序约束与时序分析基础 Quartus 工具运行时序分析 设置时序约束的常用方法 约束的分类 时序约束：规范设计的时序行为，表达设计者期望满足的时序要求，指导综合和布局布线阶段的优化算法等。 区域与位置约束：用于指定芯片I/O管脚位置以及指导实现工具在芯片指定的物理区域进行布局布线。 其它约束：泛指目标芯片型号、电气特性等约束属性。 时序约束与时序分析基础 时序约束的概念：时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种。? 附加时序约束的一般策略是先附加全局约束，然后对 快速和慢速例外路径附加专门约束。 附加全局约束时，首先定义设计的所有时钟，对各 时钟域内的同步元件进行分组，对分组附加周期约 束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对 全组合逻辑的PAD TO PAD路径附加约束。 附加专门约束时，首先约束分组之间的路径，然后 约束快、慢速例外路径和多周期路径，以及其他特殊路径。 时序约束的基本作用 ?提高设计的工作频率 ： 通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 ?获得正确的时序分析报告： FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。 ?指定FPGA/CPLD引脚位置与电气标准? 1 可编程特性使电路板设计加工和FPGA设计可以同时进行，而不必等FPGA引脚位置完全确定，从而节省了系统开发时间 2 通过约束还可以指定IO引脚所支持的接口标准和其他电气特性 设计中常用的时序概念 周期 最大时钟频率 时钟建立时间 时钟保持时间 时钟到输出延时 管脚到管脚延时 Slach 时钟偏斜 周期与最大时钟频率 TCLK = TCKO +TLOGIC +TNET +TSETUP －TCLK_SKEW TCLK_SKEW = TCD2 － TCD1 其中TCKO为寄存器固有的时钟输出延迟，TLOGIC为同步元 件之间的组合逻辑延迟，TNET为网线延迟，TSETUP寄存器固 有的建立时间，TCLK_SKEW为时钟偏斜 Fmax=1/ TCLK 建立时间（Tsu） 时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔 tsu = Data Delay – Clock Delay + Micro tsu Micro tsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1ns  时钟保持时间 时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间 Th= Clock Delay – Data Delay + Micro Th 其中Micro Th是指寄存器内部的固有保持时间，同样 是寄存器的一个固有参数，典型值小于1～2ns 时钟到输出延时 从时钟信号有效沿到数据有效的时间间隔。 tco ＝ Clock Delay + Micro tco + Data DelayMicor tco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部时间参数 管脚到管脚延时 tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时 .特别需要说明的是，要求输入到输出之间只有组合逻辑，才是tpd延时 由于CPLD的布线矩阵长度固定，所以常用最大管脚到管脚延时标准CPLD的速度等级。  Slack 表示设计是否满足时序的一个称谓，正的slack表示满足时序（时序的余量），负的slack表示不满足时序（时序的欠缺量）。 Slack = Required clock period – Actual clock period  Slack = Slack clock period – (Micro tCO+ Data Delay + Micro tSU) Clock Skew 指一个同源时钟到达两个不同的寄存器时钟端 的时间偏移 Quartus 工具运行时序分析 全编译 Processing/start/start timing analysis 使用Tcl脚本运行时序分析工具 时序分析报告内容 Timing analyzer settings：时序分析设置 Timing analyzer summery： 时序分析概要 Clock setup：时钟建立关系 Clock hold：时钟保持关系 Tsu：输入建立时间 Th:输入保持时间 Tco：时钟到输出延时 Tpd：管脚到管脚延时 Minimum tpd