eda课程设计8×9先进先出(FIFO)缓冲器.docVIP

. . . . 课程设计任务书 学生姓名： 专业班级： 指导教师： 工作单位： 信息工程学院 题 目: 8×9先进先出（FIFO）缓冲器 设计目的 ①根据设计要求，完成对8×9先进先出（FIFO）缓冲器的设计。 ②进一步加强对QuartusⅡ的应用和对VHDL语言的使用。 二、设计内容和要求 ①设计一个8×9先进先出（FIFO）缓冲器，9位字深，8位字宽；当读信号ready有效时，FIFO的输出data_out使能；当ready无效时，FIFO的输出处于高阻态；当写信号write有效时，8位宽的寄存器进行写操作，信号rdinc和wrinc被用来作为寄存器读和写指针递增，以指示该位寄存器的读和写。信号rdptclr和wrptclr复位读写指针指向FIFO的第一个寄存器。data_in是将被载入到一个寄存器的数据。 ②掌握QuartusⅡ的操作和使用方法。 ③利用QuartusⅡ软件对所设计的电路进行仿真分析。 三、初始条件 CPLD，按键，时钟信号，拨码开关等。 四、时间安排 1、2016年01月11日，课程设计任务布置、选题、查