EDA原理及VHDL实现讲义.ppt

HDL硬件描述语言概念 传统的用原理图设计电路的方法已逐渐消失，取而代 之，HDL语言正被人们广泛接受，出现这种情况有以下 几点原因： （1）电路设计将继续保持向大规模和高复杂度发展的 趋势。 （2）电子领域的竞争越来越激烈，刚刚涉入电子市场 的成员要面对巨大的压力：提高逻辑设计的效率，降低设 计成本，更重要的是缩短设计周期。 （3）使用硬件语言描述将使检测各种设计方案变成一 件很容易、很方便的事情，因为对方案的修改只需要修改 HDL程序就行了，这比修改原理图要方便得多。 HDL语言特点 1. HDL语言既包含一些高层程序设计语言的结构形 式，同时也兼顾描述硬件线路连接的具体构件。 2. HDL语言是并发的，即具有在同一时刻执行多任务 的能力。一般来讲编程语言是非并行的，但在实际硬件中 许多操作都是在同一时刻发生的，所以HDL语言具有并发 的特征。 3. HDL语言有时序的概念。一般来讲，编程语言是没 有时序概念的，但在硬件电路中从输入到输出总是有延迟 存在的，HDL语言需要建立时序的概念。 4. 通过使用结构级或行为级描述可以在不同的抽象层 次描述设计，HDL语言采用自顶向下的数字电路设计方 法，主要包括3个领域5个抽象层次. HDL语言特点 --Verilog和VHDL比较 Verilog HDL和VHDL是目前两种最常用的硬件描述语 言，同时也都是IEEE标准化的HDL语言。总的来说，它 们有一下几点不同： 1. 从推出的过程来看，VHDL偏重于标准化的考虑， 而Verilog HDL则和EDA工具结合得更为紧密。 VHDL是为了实现美国国防部VHSIC计划所推出的各 个电子部件供应商具有统一数据交换格式标准的要求。 Verilog HDL的商业气息更浓，它是在全球最大的 EDA/ESDA供应商Cadence公司的支持下针对EDA工具专 门开发的硬件描述语言。 HDL语言特点 --Verilog和VHDL比较 2. Verilog HDL至今已有20多年的历史了，因此 Verilog HDL拥有广泛的设计群体，成熟的资源远比 VHDL丰富。同时Verilog HDL是从高级设计语言C语言 发展而来的，相比VHDL而言更容易上手，其编码风格 也更为简洁明了，是一种非常容易掌握的硬件描述语 言。 HDL语言特点 --Verilog和VHDL比较 3. 目前版本的Verilog HDL和VHDL在行为级抽象建模 的覆盖范围方面也有所不同。 一般认为Verilog HDL在系统抽象方面比VHDL要强一 些. Verilog HDL比较适合算法级（Algorithm）、寄存器 传输级（RTL）、逻辑级（Logic）以及门级（Gate）的设 计; VHDL更适合特大型系统级（System）的设计。 习题 1、了解数字逻辑发展历史上的重大事件。 2、说明现代数字系统设计的发展阶段。 3、说明半导体集成电路和可编程逻辑器件的发展阶 段。 4、说明SOP和POS表达式的定义。 5、说明传统数字系统设计流程-麦克斯基算法进 行最小化化简的步骤。 6、说明现代数字系统设计流程。 7、说明VHDL和Verilog语言的特点。 * Thank you! * SOP和POS表达式 术语“乘积”和“和”来自数学，用来描述与（AND） 和或（OR）逻辑操作。 “乘积”定义为多个变量之间的AND关系。 “和”定义为任意数量逻辑变量的OR关系。 任何逻辑系统能用两种逻辑等效的方法表示，即积 之和（Sum of Product, SOP）形式和和之积(Product of Sum, POS)形式。 SOP表达式 对于真值表的每一列，能生成一个乘积项，称为最 小项。 最小项通过对输入变量相关的值“相与”AND得到。 如果真值表特定的一行的变量值为1，则包含变量的名 字，比如x。如果真值表特定的一行的变量值为0，则 包含变量名字的取反，比如~x SOP表达式 x y 最小项 0 0 m0=~x~y 0 1 m1=~xy 1 0 m2=x~y 1 1 m3=xy SOP表达式 x y z 0 0 0 0 1 1 m1=~x