从算法设计到硬线逻辑的实现_复杂数字逻辑系统的VerilogHDL设计方法简介.ppt

HDL可综合模块的功能 可综合模块： - 想要设计的用硬线逻辑构成的电路系统； - 由基本的逻辑器件为基础所构成的各种层次 的结构模块； - 综合器能理解并能将其编译为门级逻辑的模 块； - 对一般的综合器而言，单纯的RTL级Verilog HDL模块以及 RTL 和结构型混合HDL模块。 为什么Verilog能支持大型设计 Verilog 语法支持多层次多模块设计： - 用 `include 宏指令可以在一个模块中包含多个模 块； - 在一个模块中可以用实例调用别的模块中定义的 电路结构，构成多层次模块； - 在一个模块中可以用多个任务和函数来表 达复杂 的状态机和结构； - 一个设计项目往往由一个顶层测试模块和多个可 综合模块和若干个外围接口模块构成。 为什么Verilog能支持大型设计 设计项目举例： - myproject - 可综合部分 （我们想要设计的逻辑电路部分）： - mk_1.v, mk_2.v, mk_3.v, .....mk_8.v - mk_11.v, mk_12.v , mk_13.v..... - mk_21.v, mk_22.v, mk_23.v ..... - ...... - mk_81.v, mk_82.v, mk_83.v ..... 为什么Verilog能支持大型设计 设计项目举例： - myproject - 外围部分： - ww_1.v, ww_2.v, ww_3.v, ww_4.v ... - 激励部分： - SG_1.v, SG_2.v .... - 顶层测试模块： - 包括可综合部分、外围部分、激励部分 - 还包括测试步骤和输出文件等。 其他形式的 Verilog 模块 外围部分： - 这部分逻辑不用综合成电路，但为了验证我 们的设计， 其行为必须与真实器件完全一 致。 下面我们介绍一个简化的RAM模块，我们所 设计的电路用到了该RAM, 但电路结构中并 不包括这个RAM。 RAM 的 Verilog 模块 `timescale 1ns/1ns module ram(data, addr, ena, read, write) ; inout [7:0] data; input [9:0] addr; input ena, read,write; reg [7:0] ram[8 ‘hff : 0]; assign # 20 data = (read ena)? ram[addr] : 8 ‘hzz; RAM 的 Verilog 模块 （续上页） always @(posedge write) begin #10 ram[addr] = data; end endmodule 激励源的 Verilog 模块 `timescale 1ns/1ns `define timeslice 200 module sigs (ack,clock,read,write,addr,data); input ack; output clock, read, write; output [15:0] addr; inout [7:0] data; reg clock, read, write; 激励源的 Verilog 模块 （续上页） reg [15:0] addr; reg w_r ; //used to record if read or write reg [7:0] DataToRam; //used to stack the data assign #10 data = (w_r)? ‘hzz : DataToRam; initial begin clock = 0; w_r = 0; DataToRam=0