基于FPGA数字跑表设计.pptVIP

任务要求 1、跑表精度为0.01秒 2、跑表计时范围为：1小时 3、设置开始计时/停止计时、复位两个按钮 4、显示工作方式： 用八位数码管显示读数。显示格式： 分 秒 0.01秒 * 系统组成分析 计数器 分频器 石英振荡器 显示控制 开始/停止使能控制 清零控制 * 设计方框图 使能 控制 计 数 器 石英 振荡器 分 频 器 显示 控制 开始/停止按键 时间 显示 复位 按键 * §5.2 单元模块电路设计 分频器 使能控制器 计数器 显示控制器 * 分频器 功能： （1）产生秒计时100HZ信号； （2）产生扫描KHZ信号 注：输入为48MHZ信号 模块符号： * 分频器原理(M分频） TOUT=M×TIN FOUT≠FIN÷M FIN FOUT 包含M个脉冲 * 分频器方法1(M分频） 计输入时钟脉冲M个，计数在0到M-2个脉冲过程中输出信号为一种状态，计满M个脉冲时，输出信号为另外一种状态。 FIN FOUT 0到M-2个脉冲 第M-1个脉冲 * 方法1： 举例：【---q 为中间信号】 if fin’event and fin=‘1’ then if q=M-1 then -- q=q+1; fout=‘1’; q=0; fout=‘0’ ; -- if q=m-1 then else -- q=0; fout=‘0’ ; q=q+1; fout=‘1’; -- end if; end if; end if; 分频器方法1(M分频） * 当M分频为偶数时，计输入时钟脉冲M/2 个，当从0计到M/2-1个脉冲时，输出时钟状态取反。 FIN FOUT M/2个脉冲 M/2个脉冲 分频器方法2(M分频） * 方法2： 举例： 【---q 为中间信号】 if fin’event and fin=‘1’ then if q=M/2-1 then q=0; f_out= not f_out; else; q=q+1; end if; end if; 分频器方法2(M分频） * 对N位计数累加信号Q(N-1:0)，针对时钟脉冲CLK进行模M的计数，即从0计到M-1，当计满M-1时，回到0。将N位Q信号的最高位Q(N-1)送给分频输出，即为输入的M 分频。其N和M的关系为：N=LOG2M。 FIN FOUT N=LOG2M 分频器方法3(M分频） * 方法3： 原理举例说明（6分频器） 计数值 输出 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 分频器方法3(M分频） * 方法3： 举例： if fin’event and fin=‘1’ then if q:=M-1 then q:=(others=’0’) ; else q:=q+1; end if; end if; Fout=q(n-1); 分频器方法3(M分频） * 分频器参考程序 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity fdiv is Port ( clkin : in std_logic; clkout1k : out std_logic; clkout100 : out std_logic); end fdiv; architecture structure of fdiv is signal clk_1k:std_logic; begin t1:process(clkin) variable q : integer range 0 to 23999:=0; begin if clkinevent and clkin=1 then if q=2399