emc第二章 电磁兼容测试的基础知识精编版.ppt

* 四、 DSP系统中信号完整性的实例 在OFDM调制解调系统中，时钟率高达167MHz，时钟沿时间为0.6ns，系统构成如图4所示。其中： FIFO采用异步方式，作为前端接口的数据缓存； DSP的DMA高速地将数据搬移到SBSRAM或者SDRAM中； DSP处理完数据由多通道缓冲串口（MCBSP）将BIT流输出到FPGA中进行解码处理。 由于系统工作在很高的时钟频率上，所以系统的信号完整性问题就显得十分重要。 * 1、对系统进行分割 分割的目的是要重点保护高速部分。 系统中不仅有高速部分，也有异步的低速部分，DSP与SBSRAM、SDRAM接口是同步高速接口，对其处理是保证信号完整性的关键； 与FIFO、FLASH、FPGA接口采用异步接口，速率可以通过寄存器进行设置，信号完整性要求容易达到。 高速设计部分要求信号线尽量短，尽量靠近DSP； 如果将DSP的信号线直接接到所有的外设上，一方面DSP的驱动能力可能达不到要求，另一方面由于信号布线长度的急剧增加，必然会带来严重的信号完整性问题； 在该系统中，有效的处理办法是将高速器件与异步低速器件进行隔离（如图示），这里采用LVTH162245实现数据隔离，利用准确的选通逻辑将不同类型数据分开；用ALB16244构成地址隔离，同时还增强了DSP的地址驱动能力。这种解决方案可以缩短高速信号线的传输距离