3 组合逻辑电路-国防科大.pptVIP

第3章 组合逻辑电路 3.1 概述 3.2 组合逻辑电路的分析与设计 一般分析步骤 ： 例 逻辑电路如图所示，试分析其逻辑功能。 3．数值比较器的扩展 数值位数较多时，可采用级联或并联的方式进行扩展。 如图用74HC85级联组成的16位数值比较器，若最高4位相同，则由次低4位的比较结果来确定，即次低4位的输出端应与最高4位的I AB 、I AB、I A=B端相连接，依次类推。 将16位数据按高低顺序分四组，先并行进行每组4位的比较，比较的结果再送到74HC85进行比较后得到最终比较结果。 用74HC85并联组成的16位数值比较器 显然，若扩展相同位数的数值比较器，并联方式要比级联方式多用一片芯片，但并联的方式可以获得较高的运行速度。 3.3.5 加法器 计算机这样的数字系统中经常要进行各种信息处理，而这些处理总是依赖于算术运算和逻辑运算，加、减、乘、除这些算术运算都是转化为加法运算来实现的，因此加法运算是整个运算电路的核心。 能够完成二进制加法运算的逻辑电路。 1．半加器和全加器 半加： 在做二进制加法运算时只考虑两个加数本身，而不考虑低位有无进位 。 半加器： 实现半加运算的逻辑电路。 加法器： 设Ai、Bi为两个1位二进制加数，Si为两数的和，Ci为向高位产生的进位。根据二进制加法运算规则得： 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 Ci Si Bi Ai 输 出 输 入 逻辑函数表达式： 半加器真值表 74LS138功能表 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 1 0 1 0 1 1 0 0 1 1 1 1 1 1 0 1 1 1 0 1 0 0 1 1 1 1 1 0 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1 1 1 0 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 0 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 × × × 1 × × 1 1 1 1 1 1 1 1 × × × × 1 × 1 1 1 1 1 1 1 1 × × × × × 0 A0 A1 A2 G1 输 出 输 入 例1 下图为两片74LS138扩展的4线-16线译码器，试分析其工作原理。 解： 由图可知片1为高位，片0为低位。A3、 A2 、A1 、A0为4个输入端。 当A3为0时，片1的G1=0，禁止译码，高8位输出全为1；而 ， 低8位有有效输出。 此时，片0的G1=1， 时，译码器工作， 当A3为1时，片1的G1=1， 高8位有有效输出，而片0此时有 输出全为1。 ， 时，译码器工作， ，禁止译码，低8位 例2 用74LS138实现逻辑函数 。 解： 将函数表达式写成最小项之和 将输入变量A、B、C分别接入输入端，注意高位和低位的接法，使能端接有效电平，由于74LS138输出为反码输出，需要再将F变换一下： 逻辑电路图 注意：使用中规模集成译码器实现逻辑函数时，译码器的输入端个数要和逻辑函数变量的个数相同，并且需要将逻辑函数化成最小项表达式。 2．二-十进制译码器 常用的有8421BCD码集成译码器74HC42， 将输入的BCD码译成十个输出信号，有4个输入端， 10个输出端，常称为4线-10线译码器。 引脚图 其工作原理与74138基本相同。 74HC42输出为低电平有效，如输入为1001时，输出端仅Y9为低电平，其他输出端为高电平，对应于十进制数9。 当输入超过0～9范围时，输出均为高电平，无有效译码输出，这超出范围的六个代码1010～1111称为伪码，显然，电路具有拒绝伪码的功能。 3．显示译码器 数码显示电路通常包括显示译码器、驱动电路和显示器等部分。 （1）数码显示器件。 --用来显示数字、文字或其他符号 。 按发光物质： 半导体发光二极管数码管（LED数码管）、辉光数码管、荧光数码管、液晶显示器（LCD）、等离子显示板等； 按组成方式： 分段式显示器、点阵式显示器等。 由发光二极管构成的七段显示器（LED数码管） a～g七个发光二极管分段封装而成，共阳极接法将各段阳极接在一起作为公共阳极接到高电平，需要某段发光，则将相应二极管的阴极接低电平，共阴极接法反之。 （2）七段集成显示译码器。 将需要显示的十进制数的代码经过译码器译出送到LED数码管，点亮相应的段即可在数码管上显示十进制数 。 例如，要显示数字7，其8421BCD码为0111，经译码器输出后应使a、b、c输出端有效