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数字逻辑设计及应用复习课 试卷构成： 1 填空（12×2＝24分） 2逻辑函数化简（2×6＝12分） 3,4,5,6,7分析设计题（52分） 8Verilog 设计（1×12＝12分） 掌握常用二-十、二-八、二-一十六进制的转换 掌握基本逻辑运算，原码，反码，补码 各种常见编码，8421码等 各种基本逻辑运算 课后练习 1.3.1 2.1.4 用代数法化简下列各式 (3) 解： 2.2.3 用卡诺图化简下列各式（6） 4.4.6 用译码器74HC138和适当的逻辑门实现函数F= 4.4.21 应用74HC151实现如下逻辑函数 习题 计数器的进制（模）与触发器个数的关系，编码位数与编码总数的关系 161组成的计数器的分析（状态图）与判断（几进制） 6.2.5 分析图所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方程，画出状态表和状态图。 使用VERILOG HDL完成同步9进制计数器设计 module m9 (CP,CR,Q); //模块名（端口） input CP,CR; //定义输入信号 output [3:0] Q; //定义输出信号 reg [3:0] Q; //数据类型说明 always @(posedge CP or negedge CR) //定义触发条件 if (~CR) Q=4‘b0000; //异步复位 else //时钟上升沿有效 begin if (Q=4‘b1000) Q=4’b0000; //定义计数范围 else Q=Q+1‘b1; //定义计数过程 end endmodule DA转换与参考值的关系 AD转换器的分类方法 ROM,RAM.用单片机的理论讲 * 1.数字逻辑基础 1、熟悉逻辑代数常用基本定律、恒等式 和规则。反演律等 2、掌握逻辑代数的变换和卡诺图化简法； 2 .逻辑代数与硬件描述语言基础 1、熟练掌握基本逻辑门（与、或、与非、或非、异或门）、三态门、OD门（OC门）和传输门的逻辑功能。 2、正负逻辑的相关关系 3. 逻辑门电路 3.5.1 正负逻辑问题 1. 正负逻辑的规定 0 1 1 0 正逻辑 负逻辑 3.5 逻辑描述中的几个问题 正逻辑体制:将高电平用逻辑1表示，低电平用逻辑0表示 负逻辑体制:将高电平用逻辑0表示，低电平用逻辑1表示 A B L 1 1 0 1 0 0 0 1 0 0 0 1 ___与非门 A B L 0 0 1 0 1 1 1 0 1 1 1 0 某电路输入与输出电平表 A B L L L H L H H H L H H H L 采用正逻辑 ___或非门 采用负逻辑 与非 ? 或非 负逻辑 正逻辑 2. 正负逻辑等效变换 与 ? 或 非 ? 非 1.熟练掌握组合逻辑电路的分析方法和设计方法 数字电路的分类，时序逻辑电路与组合逻辑电路的区别 2.掌握编码器、译码器(138)、数据选择器(151)、数值比较器和加法器的逻辑功能及其应用； 3.学会阅读MSI器件的功能表，并能根据设计要求完成电路的正确连接。 4 组合逻辑电路 用一片74HC138实现函数 首先将函数式变换为最小项之和的形式 在译码器的输出端加一个与非门，即可实现给定的组合 逻辑函数. 图 4-22 例4 - 6之逻辑图 需要注意的是，因为函数F中各最小项的标号是按A、B、C的权为4、2、1写出的，因此A、B、C必须依次加到A2、A1、 A0端。 1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性 5 锁存器和触发器 2、熟练掌握时序逻辑电路的分析方法 1、熟练掌握时序逻辑电路的描述方式及其相互转换。 3、熟练掌握时序逻辑电路的设计方法 4、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。 6 . 时序逻辑电路的分析与设计 (1) 异步二进制计数器---4位异步二进制加法计数器 ① 工作原理 1、 二进制计数器 结论: 计数器的功能：不仅可以计数也可作为分频器。 如考虑每个触发器都有1tpd的延时，电路会出现什么问题？ 异步计数脉冲的最小周期 Tmin=n tpd。（n为位数） 74LVC161逻辑功能表 * 数 计 × × × × ↑ H H H H * 持 保 × × × × × L × H H * 持 保