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POP组装技术 PoP技术有如下几大优势  •    使PoP叠层接口缩小为0.4 mm间距，可支持新型高密度内存架构。  •    在现有封装足迹范围内形成更大的硅片面积，有利于系统架构师和IC设计师。  •    支持底部封装范围内的倒装芯片、引线结合、叠层式芯片和被动集成，进而增加集成和设计的灵活性。 •    使封装翘曲减小，为高密度细间距应用带来更薄PoP叠层和更出色表面组装组件。PoP封装提供的平台在有效控制成本基础上，为逻辑与存储3-D集成提供更多选择方案 1、元器件翘曲变形对装配良率的影响至为关键 元件封装过程中产生变形最大是在进行模塑（封胶）之后，我们发现随着元件尺寸的增加，其变形量也会 增大。堆叠的两个元件，底部元件变形量会相对大一些。来自不同供应商的元器件其变形量也会不一样。如 图2和图3所示。 　　之所以会产生翘曲变形是因为元器件中各种材料的弹性模量和热膨胀系数各不一样，如果所选用材料以上 特性差异越大，再加上物理尺寸的影响（长宽厚），其变形就越明显。要保证较高的装配良率，对堆叠元件 的平整度要求很重要，要选择质量好的供应商。 2 底部元件锡膏印刷工艺的控制　　 底部元件球间距是0.5 mm或0.4 mm的CSP，对于锡膏印刷是一个挑战，需要优化CB焊盘的设计，印刷钢网的开孔设计也需要仔细考虑。锡膏的选择也成为关键，往往会有锡膏过量或不足的现象。对于精细间距的晶圆级CSP的锡膏印刷，应用合适的PCB及钢网设计加以良好的印 刷工艺控制，可以获得批量生产条件下高的装配良率。0.4 mm CSP的印刷可以选用type3，或type4，但 type4有时可能会出现连锡现象。市场上现在有type3和type4混合的一种锡膏，印刷效果不错。印刷工艺控 制注意以下几个方面： 　 　　·当印刷微间距的PCB时，要放慢印刷速度； 　　·选择最接近PCB板的刮刀，两边离PCB边缘有O.5″； 　　·锡膏在钢网上要形成良好的“滚动”，而不是“滑动”； 　　·锡膏滚动柱表面要相对光滑均匀，外形要中心对称： 　　·刮刀刮过后孔要被完全填充； 　　·刮刀刮过后钢网要很干净，没有锡膏留在后面； 　　·脱模后孔壁要没有锡膏或非常少的锡膏留在其上； 　　·脱模的速度极为关键，一般来说需要较低的脱模速度，如0.25～0.5 mm/s，但也有些锡膏要求快速脱模 ，需要仔细阅读技术说明： 　　·印刷时对基板平整的支撑一般都要求全板支撑，避免印锡不均匀的现象。 　　影响印刷品质的另一重要因素是印刷钢网的设计和制造：合适的宽深（厚）比或开孔面积比，孔壁是否光 滑整齐。对于0.4 mm CSP，印刷钢网推荐采用如下设计： 　　·钢网厚度5 mil，则方形孔为l0 mil×10 mil，圆形孔的直径为11 mil； 　　·钢网厚度若为4 mil，则方形孔为9 mil×9 mil，圆形孔的直径为10 mil。 图2 元器件封装/组装过程示意图  图3 元器件封装/组装过程翘曲变形分析示意图 3 贴装过程中基准J羔的选择和压力的控制 底层元件以整板基准点来矫正没有问题，上层元件是以整板基准点还是以其底层元件背面上的局部基准点 来矫正就需要斟酌了。如果同样选择整板基准点，会很方便，不需要任何变更，产出率也会高，但贴装精度 成了争论的焦点。事实上，贴装的精度会受到影响。而选择其底层元件背面上的局部基准点，贴片周期会长 产出率受到影响，对处理基准点的相机提出了挑战（焦距的问题）。但是贴片的精度会得以保证。这时贴装 压力的控制也变得非常重要，过高的压力会将底层元件的锡膏压塌；造成短路和锡珠，高压力贴装多层元件 也会因压力不平衡导致器件倒塌。所以贴装及浸蘸过程中需要较低的贴装压力。 　　多层堆叠贴装后，在传送过程中，要求传输轨道运转更加平稳，机器设备之间轨道接口要顺畅，避免回流 焊接之前传送过程中的振动冲击。 4 顶部元件助焊剂或锡膏量的控制（如图4所示） 助焊剂或锡膏的厚度需要根据元件焊球尺寸来确定，保证适当且稳定均匀的厚度，使最小的焊球也能在浸 蘸过程中蘸上适量的助焊剂或锡膏。需要考虑优先选择低残留免清洗助焊剂或锡膏，如果需要底部填充工艺 的话，必须考虑助焊剂/锡膏与阻焊膜及底部填充材料的兼容性问题。 　　顶部元件浸蘸助焊剂还是锡膏，会有不同的考虑。锡膏装配的优点是：①可以一定程度地补偿元件及基板 的翘曲变形；②无须额外工艺，可以与现有工艺很好兼容；③焊接后器件离板高度稍高，有利于可靠性。但 也有其缺点：①会放大焊球本来存在的大小的差异；②可供选择的这类锡膏有限，价格也贵。 　　浸蘸用的锡膏不同于普通印刷锡膏，其黏度为⒛Pa·s左右，比普通的锡膏低，金属颗粒直径在5～25 gm 左右，比普通锡膏金属颗粒细，助焊剂百分含量约20％。所以其比普通