Verilog时序逻辑设计2.docVIP

PAGE 1 电 子 科 技 大 学 实 验 报 告 学生姓名：ZYZ 学 号：2014060103026 指导教师：DJ 一、实验项目名称： Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。采用移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。采用同步计数器74x163设计频率为1Hz的数字信号。采用ISE软件进行Verilog设计和仿真，并下载到FPGA开发板进行实际调试。 三、实验