使用Makefile+VCS+Verdi 做个简单的 Test Bench.pdfVIP

使用Makefile、VCS、Verdi 做个简单的 Test Bench     目录： 1. 简介 2. 需求 3. 加法器模块 4. 测试模块 5. 测试脚本 6. 编译项目 7. 测试结果 1. 简介 Synopsys 的 VCS 和 Verdi 是做 IC 使用的很好的开发工具。但新手往往是无法下手，入门比较困难。在此，我根据 自己的学习经历，写个最简单的使用教程。教程中会用到 Makefile、VCS、Verdi ，写个简单的 8 位加法器的 TB 例 子。所有代码都使用 verilog 编写，带简单的结果验证功能。   此教程没有使用到 UVM ，以后有时间我在单独写个 UVM 的简单例子。     2. 需求 我是在 VMware 下开发测试的，用到的软件列表如下： VMware® Workstation 12 Pro ，12.5.7 build-5813279 CentOS-6.10-x86_64-bin-DVD1.iso scl_v2016.12_common.spf scl_v2016.12_linux64.spf SynopsysInstaller_v3.5.run uvm-1.1d.tar.gz VCS_vL-2016-SP2-12 verdi_vL-2016.06-SP2-12     Win7 下的许可证破解软件是： scl_keygen.rar   3. 加法器模块 8 位加法器 adder8.v 代码如下： module adder8 ( input clk, input [7:0] a_i, input [7:0] b_i, output reg [8:0] c_o ); always @ (posedge clk) begin c_o a_i + b_i; end endmodule 输入 a_i 和 b_i 都是 8 位的，输出 c_o 是 9 位的。只是用做示例，不需要太纠结合理性了。     4. 测试模块 测试模块 tb_adder8.v ，代码如下： // TB_SEED 是随机种子 `ifndef TB_SEED `define TB_SEED 0 `endif module tb_adder8 ();   wire [8:0] result;   reg [7:0] input_0;   reg [7:0] input_1;   reg clk;     // clk2 是主 clk 的延迟，用于验证结果   wire #5 clk2;   assign  clk2 clk;