第六章(时序逻辑路).pptVIP

6.2.2 寄存器、移位寄存器 6.2.3同步计数器 推广到n位二进制同步加法计数器 驱动方程 输出方程 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=0时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。 3、 二进制减法计数规律以及电路连接规律 电路图 由于没有无效状态，电路能自启动。 推广到n位二进制同步减法计数器 驱动方程 输出方程 3位二进制同步可逆计数器 设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D ＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。 输出方程 电路图 (二) 同步二--十进制加法计数器 （1）驱动方程： 　将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： （2）状态方程： 　JK触发器的特性方程： （3）状态表 设初态为Q3Q2Q1Q0=0000 （4）状态图及时序图 （5）检查电路能否自启动 该计数器能够自启动。 　由于电路中有4个触发器，它们的状态组合共有16种。在8421BCD码计数器中只用了10种，称为有效状态。 　其余6种状态称为无效状态。 当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。 1、集成四位二进制加法计数器74LS161 Q3 Q2 Q1 Q0 CO CP CTT CTP 74LS161 CR LD D3 D2 D1 D0 逻辑符号 CP：时钟输入端 CTT、CTP：功能转换端 CO：进位输出端 CR：复位端 LD：预置数的控制端 D3D2D1D0：预置数的输入端 (三)集成同步计数器 CT54161/CT74161(CT54160/CT74160)功能表 1 0 0 0 0 RD 端 LD 端功能的区别： 0 Q3 Q2 Q1 Q0 C CP EP ET 74LS161 RD LD D3 D2 D1 D0 X X X X 0 1 Q3 Q2 Q1 Q0 C CP EP ET 74LS161 RD LD D3 D2 D1 D0 X X X X X X X X 0 例如： 0 0 1 1 0 0 1 1 2、四位二进制可逆计数器74LS191 逻辑符号 3 、 同步十进制计数器 集成同步十进制加法计数器有74LS160。电路框图、功能表和74LS161相同，但输出只有0000~1001十个稳定状态。 集成同步十进制可逆计数器有74LS190。 电路框图、功能表和74LS191相同。 功能表 1 X 1 X 保持 0 X X 预置数 0 1 0 加法计数 0 1 1 减法计数 CP CT LD U/D 工作状态 X Q3 Q2 Q1 Q0 CP 74LS191 LD D3 D2 D1 D0 U/D CT 进位输出函数C=Q3Q0 状态转换图见下页 74LS160的状态转换图 （Q3Q2Q1Q0 ） 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1110 1111 1100 1101 C=Q3Q0=1 三片74161构成12位二进制加法计数器 tpd tpd 6.2.4、异步计数器 1、异步二进制计数器 构成（以三位为例） 时序图 计数状态 （在时序图上读） 1J C1 1K 1J C1 1K 1J C1 1K 1 FF0 FF1 FF2 CP0 CP1 CP2 Q0 Q1 Q2 0 CP0 t 0 Q0 t 0 Q1 t 0 Q2 t 1 2 3 4 5 6 7 8 (CP1) (CP2) tpd CP2=Q1 （当FF1的Q1由1→0时，Q2才可能改变状态。） 时钟方程： 　CP0=CP （时钟脉冲源的下降沿触发。） CP1=Q0 （当FF0的Q0由1→0时，Q1才可能改变状态。) CP3=Q0 （当FF0的Q0由1→0时，Q3才可能改变状态) 2、异步十进制计数器 驱动方程： 次态方程： 　　　状态转换表 设初态为Q3Q2Q1Q0=0000 功能说明（表1） 3、异步二——五——十进制计数74LS290 CP输入端 进制 输出状态 分频端 CP0 Q0 二 0、1 Q0为二分频端 CP1 Q3Q2Q1 五 000~100 Q3为五分频端 CP0 Q3Q2Q1Q0 十 0000~1001 Q3为十分频端 且Q0与CP1相连 输出端 S91 S92 R0