有限场之次方和细胞阵列电路.DOCVIP

適用於多速率DS/SHF無線多媒體傳輸系統之低電路複雜度錯誤更正解碼器研究(I) Less circuit complexity RS decoder for multi-rate wireless multimedia transmission system (I) 計劃編號: NSC87-2218-E-216-006 執行期限: 86/8/1 - 87/7/31 主持人: 魏學文 中華工學院電機研究所副教授 中文摘要(及關鍵字) 有限場(Finite Field)的理論在通訊及電腦領域中，扮演著一個很重要的角色。在目前普遍追求快速的運算及低電路複雜度下，我們發現低電路複雜度的 可以用來執行指數、反元素、除法等較高級有限場運算。因而整合次方和細胞陣列電路、控制電路及累加器電路，建立了一個可使用於不同有限場的算術單元(AU)電路，此算術單元電路並可運算所有有限場的基本算術運算。例如﹕乘法運算、乘法反元素運算、除法運算、指數運算及加法等。相信利用此算術單元電路，可以有效降低B C H 碼及RS碼的解碼器複雜度。 Abstract The theory of finite fields plays an inportant role in communications and computers. A cellular-array power-sum circuit designed to perform the computations has been developed for higher level arithmetic operations over finite field . Based on the presented power-sum one can perform multiplication, multiplication inverse, division, and exponentiation operations. A new architecture of arithmetic unit (AU) including a modified cellular-array power-sum circuit, control circuit and accumulator circuit is possible designed and implemented for computing all arithmetic operation over finite field . Keyword: finite field arithmetic, cellular-array architecture 計劃緣由與目的 編碼理論之發展已有非常久的時間，但是考慮到硬體製作及實用性的時間卻還不長，在目前普遍追求快速的演算下，提出一個快速的運算架構往往需要複雜且龐大的硬體電路，而且不容易實現(Implement)。然而，對於某些通訊系統而言，例如無線通訊，傳送資料的速率(Bit Rate)並不需如此地快，反而需要簡單電路，且容易被實現的硬體電路。 目前在基本運算電路中以乘法電路與反元素運算電路最被廣泛研究。然而站在降低整個解碼器電路複雜度觀點來看，仍有一些工作值得研究。如果能針對這些較高層次運算需求來設計硬體電路，則將會大幅降低整個解碼器的電路複雜度。在有限場運算電路之研究方向，目前大都偏重在提高運算速度以適合高速率傳輸之需求，例如 Broad-band ISDN，Video transmission等 。 然而除此之外，事實上我們也需要一些低電路複雜度的電路架構來降低整個解碼器的電路複雜度 。低電路複雜度解碼器將可應用在無線數据通訊上。 在無線數据通訊傳輸中， 電路複雜度必須要降低以節省功率消耗與成本 並且一般無線數据通訊傳輸之位元率也只在數百k b/s左右， 滿足上述之考慮。 基於此要求，在基本運算電路方面，將次方和運算引入有限場基本算術運算中，是一個新的嚐試。這是因為我們發現 可以更有效率的用來執行B C H 碼的解碼工作，並且也可以有效用來執行指數，反元素等較高級有限場運算，而更進一步以此電路為核心可以整合設計出一個算術運算單元電路，執行較高階算術運算指令。將次方和運算引入有限場基本算術運算中藉以用來執行基本算術運算而設計一算術單元（ Arithmetic Unit）電路，此算術單元包含了三大部份(a)細胞陣列次方和電路(Cellular - Array Power - Sum Circuit)，稱之為CP(Calculating Processor) (b) AP (Arithmetic Processor)算術處理器，利用CP加上控制訊號，計算乘法(Multiplicatio