12进制计数器的VHDL程序设计.ppt

本次课教学内容及教学目标 教学内容：通过一个简单、完整而典型的12进制计数器的VHDL设计实例，来使大家初步了解用VHDL表达和设计电路的方法，以及由此而引出的VHDL语言现象和语句规则。 教学目标：让大家能够迅速的从整体上把握VHDL程序的基本结构和设计特点，达到快速入门的目的。 12进制计数器的VHDL程序 12进制计数器的VHDL程序设计 12进制计数器VHDL程序的实体部分 ENTITY IS END ENTITY ； 实体名 实体名 注意命名规则哦！ count12 count12 PORT ( 端口名 端口模式 数据类型 clk,clr IN BIT q:OUT BIT_VECTOR (3DOWNTO 0) : ; 注意：此处容易犯错 ); 标识符的命名规则 ①有效字符：a-z,0-9,_ ②以英文字母开头 ③­_前后不能为空 ④不同于库中元件名 ⑤不能和关键词相冲突 12进制计数器VHDL程序的结构体部分 ARCHITECTURE OF IS END ARCHITECTURE ； behavior behavior 实体名 BEGIN q=q_tmp; PROCESS(clk,clr) BEGIN IF clr=0THEN q_tmp=0000; ELSIF clkEVENT AND clk=1THEN IF q_tmp=1011 THEN q_tmp=0000; ELSE q_tmp=q_tmp+1; END IF; END IF; END PROCESS; 结构体名 结构体名 SIGNAL q_tmp:BIT_VECTOR(3 DOWNTO 0); 结构体说明部分 结 构 体 功 能 描 述 部 分 信号赋值语句 进程语句 count12