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2019-08-18 发布于河北
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verilog程序-60进制计数器.doc

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verilog程序-60进制计数器

module count60_dongtai_LED ( input clk, input rest_n, output reg [2:0] sel, //位选 output reg [6:0] display ); reg [15:0] count_clk; // 分频计数器，最大2^16=64K分频 reg [5:0] sum_num; //计数缓存器,2^6=64 reg [3:0] g_bit; //个位 reg [3:0] s_bit; //十位 reg [3:0] disp_temp; //分频 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin count_clk=16b0; end else begin if(count_clk==16hffff) begin count_clk=16b0; end else begin count_clk=count_clk+1b1; end end end // 60进制计数 always @ (negedge count_clk[3] or negedge rest_n) begin // clk_clk[3] 对clk 16分频 if(rest_n ==0) begin g_bit=4b0; s_bit=4b0; sum_num=6b0; end else begin if (sum_num==6d59) begin sum_num=6b0; end else begin sum_num=sum_num+1b1; end end s_bit=(sum_num/10)%10; g_bit=sum_num%10; end // 位选 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin sel=3b0; end else begin if (sel==3b111) begin sel=3b0; end else begin sel=sel+1b1; end end end always @ (sel) begin case(sel) 3b000: disp_temp=4b1010; 3b001: disp_temp=4b1010; 3b010: disp_temp=4b1010; 3b011: disp_temp=4b1010; 3b100: disp_temp=4b1010; 3b101: disp_temp=4b1010; 3b110: disp_temp=s_bit; 3b111: disp_temp=g_bit; default: disp_temp=4b1010; endcase end //显示译码,共阴数码管，a：对应高位，g：对应低位 always @ (disp_temp) begin case (disp_temp) 4b0000: display=7b1111110; //0 4b0001: d