第4章数字逻辑单元设计.pptVIP

● 数字逻辑单元设计 RAM设计 　 RAM和ROM的区别，在于RAM有读写两种操作，而ROM只有读操作。另外，RAM对读写的时序也有着严格的要求。 　【例4-31】一个单端口RAM的VHDL的描述 EN为RAM使能信号， 　 WE为RAM写信号， 　 DI为RAM数据输入信号， 　 ADDR为RAM地址信号， 　 CLK为RAM时钟信号， 　 DO为RAM数据输出信号。 第四章 ● 数字逻辑单元设计 RAM设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rams_01 is port (clk : in std_logic; we : in std_logic; en : in std_logic; addr : in std_logic_vector(5 downto 0); di : in std_logic_vector(15 downto 0); do : out std_logic_vector(15 downto 0)); end rams_01; architecture syn of rams_01 is 　type ram_type is array (63 downto 0) of　std_logic_vector (15 downto 0); 　signal RAM: ram_type; begin 　process (clk) 　begin 　if clkevent and clk = 1 then 　　if en = 1 then 　　　if we = 1 then 　　　RAM(conv_integer(addr)) = di; 　　　end if; 　　　do = RAM(conv_integer(addr)) ; 　　end if; 　end if; 　end process; end syn; 第四章 ● 数字逻辑单元设计 FIFO设计 先进先出的对列FIFO在数字系统设计中有着非常重要的应用，它经常用来对付时间不同步情况下的数据操作问题，在这里通过VHDL语言进行了描述。但在实际的PLD设计时，设计者可以很方便的使用EDA厂商提供的IP核自动生成FIFO，而无须用VHDL语言进行复杂的原理描述。 FIFO和RAM有很多相同的地方，唯一不同的是，FIFO的操作没有地址，而只有内部的指针，保证数据在FIFO中先入先出顺序的正确性。FIFO一般由下列单元：存储单元，写指针，读指针、满、空标志和读写控制信号等构成。 第四章 ● 数字逻辑单元设计 FSM设计 　 有限自动状态机FSM（Finate State Machine）的设计是复杂数字系统中非常重要的一部分，是实现高效率高可靠性逻辑控制的重要途径。大部分数字系统都是由控制单元和数据单元组成的。数据单元负责数据的处理和传输，而控制单元主要是控制数据单元的操作的顺序。而在数字系统中，控制单元往往是通过使用有限状态机实现的，有限状态机接受外部信号以及数据单元产生的状态信息，产生控制信号序列。 第四章 ● 数字逻辑单元设计 FSM原理 第四章 ● 数字逻辑单元设计 FSM原理 　 从上面的数学模型可以看出，如果在数字系统中实现有限状态机，则应该包含三部分：状态寄存器；下状态转移逻辑；输出逻辑。 　 描述有限状态机的关键是状态机的状态集合以及这些状态之间的转移关系。描述这种转换关系除了数学模型外，还可以用状态转移图或状态转移表来实现。 　 状态转移图由三部分组成：表示不同状态的状态点、连接这些状态点的有向箭头以及标注在这些箭头上的状态转移条件。 　 状态转移表采用表格的方式描述状态机。状态转移表由三部分组成：当前状态、状态转移事件和下一状态。 第四章 ● 数字逻辑单元设计 FSM分类 　状态机分类很多，主要分为Moore状态机、Mealy状态机和扩展有限状态机。 　下面就Moore状态机、Mealy状态机的原理和应用进行详细的介绍。 第四章 ● 数字逻辑单元设计 Mealy型状态机 Mealy型状态机的输出由状态机的输入和状态机的状态共同决定； 【例4-31】Mealy型状态机的VHDL描述 第四章 ● 数字逻辑单元设计 Mealy型状态机 process (state, input1, input2, ...) --定义过程，输出和输入及状态有关 begin