第17章Verilog中高级结构.ppt

第17章 Verilog中的高级结构 学习内容： 任务和函数的定义和调用 怎样使用命名块 怎样禁止命名块和任务 有限状态机（FSM）及建模 Verilog的任务及函数 Verilog的任务及函数 任务 任务 任务 函数（function） 函数 函数 函数 函数 命名块(named block) 禁止命名块和任务 禁止命名块和任务 有限状态机 有限状态机 显式有限状态机 显式有限状态机 隐式有限状态机 隐式有限状态机 复习 第18章 用户定义基本单元 术语及定义 什么是UDP 什么是UDP UDP的特点 组合逻辑举例：2-1多路器 组合逻辑举例：全加器 组合逻辑举例：全加器 电平敏感时序元件举例：锁存器latch 边沿敏感时序元件举例：D触发器 提高可读性的简写形式 提高可读性的简写形式 带同步复位的D触发器 带使能和复位的锁存器 使用通报符(notifier)的寄存器 第19章 Verilog的可综合描述风格 描述风格简介 不支持的Verilog结构 过程块 过程块中的寄存器类型 同步寄存器举例 组合逻辑中的寄存器类型举例 敏感列表 敏感列表 持续赋值 过程持续赋值 综合指示 综合指示 综合指示 — case指示 条件语句 不完全条件语句 default完全条件语句 指示完全条件语句 case指示例外 函数 任务 锁存器（latch）推断 同步反馈(feedback)推断 带使能的寄存器 阻塞或非阻塞 阻塞、非阻塞对比 复位 复位 带复位、置位的锁存器latch 有限状态机 显式有限状态机 有限状态机FSM指导 FSM指导 资源共享 资源共享 复杂操作符 综合工具不能胜任的工作 综合工具不能胜任的工作 可编程逻辑器件相关问题 第21章 SDF时序标注 术语及定义 时序标注 时序数据流 时序数据流程 延迟计算器 SDF（标准延迟格式） SDF举例 SDF标注工具 执行SDF标注 执行SDF标注 总结 复习 第22章 Coding Styles for Synthesis if 语句 if语句 case语句 晚到达信号处理 晚到达的是数据信号 晚到达的是数据信号 晚到达的是控制信号 晚到达的是控制信号 if-case嵌套语句 if-case嵌套语句 if-case嵌套语句—修改后 if-case嵌套语句—修改后 逻辑构造块的编码格式 3-8译码器 译码器 优先级编码器—高位优先 优先级编码器 归约XOR 归约XOR 归约XOR 高性能编码技术 高性能编码技术 高性能编码技术 高性能编码技术 高性能编码技术 高性能编码技术 其它要注意的问题 不要产生不需要的latch 敏感表要完整 非结构化的for循环 资源共享 括号的作用 如果晚到达信号作为if语句条件分支的条件，也应使这个信号离输出最近。在下面的例子中，CTRL_is _late是晚到达的控制信号 module single_if_late(A, C, CTRL_is_late, Z); input [6:1] A; input [5:1] C; input CTRL_is_late; output Z; reg Z; always @(C or A or CTRL_is_late) if (C[1] == 1’b1) Z = A[1]; else if (C[2] == 1’b0) Z = A[2]; else if (C[3] == 1’b1) Z = A[3]; else if (C[4] == 1’b1 CTRL_is_late == 1’b0) // late arriving signal in if condition Z = A[4]; else if (C[5] == 1’b0) Z = A[5]; else Z = A[6]; endmodule module single_if_late(A, C, CTRL_is_late, Z); input [6:1] A; input [5:1] C; input CTRL_is_late; output Z; reg Z; always @(C or A or CTRL_is_late) // late arriving signal in if condition if (C[4] == 1’b1 CTRL_is_l