数电-05 锁存器和触发器.pptVIP

作者：北京化工大学杨丽华 5 锁存器和触发器 5.1 概述 5.2 锁存器 一、基本SR锁存器 2、逻辑功能分析 3、特性表（功能表） 5、基本SR锁存器的特点 6、由或非门组成的基本SR锁存器 二、逻辑门控SR锁存器——同步触发器 3、特性表 3、关于状态图：描述次态/输出与现态/输入之间关系的图形。 (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 D D Q= Q?=D 即:Qn+1=D 上升沿前瞬间的D 典型集成电路双D触发器74HC/HCT74即属于此种结构。内部逻辑图见P218图5.3.3 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 具有直接置1、直接置0，正边沿触发的D功能触发器 直接（异步）置1、置0端（低电平有效） 正边沿 触发器符号 3、典型集成电路 二、维持阻塞触发器 1、电路结构 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 三个由与非门构成的SR基本锁存器 置1维持线 置0阻塞线 置1阻塞、 置0维持线 0 1 1 保持 D D D 信号进入触发器,为状态刷新作好准备 CP = 0 Qn+1=Qn Q1 = D Q4= D D信号存于Q4 三个由与非门构成的SR基本锁存器 2、工作原理： 0 1 D D 1 0 0 D D 当CP 由0 跳变为1 在CP脉冲的上升沿，触法器按此前的D信号刷新 1 1 0 0 1 4 当CP =1 D信号不影响 、 的状态，Q的状态不变 G1 1 C P Q 1 G2 G3 3 G5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q 1 0 1 置1维持线 置0 阻塞线 1 1 1 0 1 1 0 1 0 1 1 0 0 置1阻塞、 置0维持线 三个由与非门构成的SR基本锁存器 3、逻辑功能： 与前面所讲的CMOS主从D触发器相同，也属于D边沿触发器， CP上升沿触发。 Qn+1=D 典型集成电路有： 74LS74 ——TTL系列双D上升沿触发器 74HC/HCT74 ——CMOS系列双D上升沿触发器 有直接（异步）置0置1端。 低电平有效 国标逻辑符号 正边沿 触发器符号 三、利用传输延迟的触发器 内部电路和工作原理 ：P221~222 不讲！ 属于JK触发器：有两个输入端J、K，但无约束条件 典型集成电路:74F112 ——双JK触发器 真值表 Qn 1 0 Qn 0 0 1 0 0 1 1 1 Qn+1 CP J K 不变 置1 翻转 置0 J、K不同，Qn+1同J 国标逻辑符号 1J 1K S R C1 1Q 1Q CP 1RD 1SD 1J 1K 74F112-1 Qn+1=JQn + KQn 特性方程 负边沿 触发器符号 四、触发器的动态特性（了解） 动态特性反映触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。 建立时间 保持时间 脉冲宽度 传输延迟时间 传输延迟时间 以D触发器为例 保持时间tH ：保证D状态可靠地传送到Q 建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间 5.4 触发器的逻辑功能 概述 1、何谓触发器的逻辑功能？ 触发器的逻辑功能是指触发器的次态与现态、输入信号之间的逻辑关系。常用触发器逻辑符号： T 触发器 负边沿JK 触发器 带置0置1功能 正边沿D 触发器 主从JK 触发器 脉冲 触发 主从 结构 T 触发器 ˊ 2、注意区分逻辑功能和电路结构的不同概念： 同一逻辑功能的触发器可以用不同的电路结构来实现。例如主从结构D触发器和维持阻塞D触发器。 而用同一基本电路结构，经适当的变换，也可以构成不同逻辑功能的触发器。 ——触发器逻辑功能转换。 例