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第6章 VHDL程序设计基础 6.1 常用组合逻辑电路设计 6.2 时序逻辑电路设计 6.3 存储器设计 6.4 状态机设计 小结 6.1 常用组合逻辑电路设计 6.1.1基本门电路 基本门电路有与门、或门、非门、与非门、或非门和异或门等，用VHDL语言来描述十分方便。 1．2输入与非门电路 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY nand2 IS PORT(a,b:IN Std_logic; y:OUT std_logic); 6.1 常用组合逻辑电路设计 END nand2; ARCHITECTURE one OF nand2 IS BEGIN y=a NAND B; END one; 2．2输入或非门 LIBRARY ieee; use ieee.std_logic_1164.ALL; entity nor2 is port(a,b:in std_logic; y:out std_logic); 6.1 常用组合逻辑电路设计 END nor2; architecture nor_behave of nor2 is BEGIN y=a nor b; END nor_behave; 3．2输入异或门电路 library ieee; use ieee.std_logic_1164.ALL; entity xor2 is PORT(a,b:IN std_logic; y:out std_logic); 6.1 常用组合逻辑电路设计 END XOR2; ARCHITECTURE XOR_BEHAVE OF XOR2 IS BEGIN y=a xor b; END XOR_BEHAVE; 6.1 常用组合逻辑电路设计 6.1.2编码器/译码器 1．编码器 8-3线优先编码器的输入信号为input(0)、input(0)、input(1)、input(2)、input(3)、input(4)、input(5)、 input(6)和input(7)，输出信号为output(0)、output(1)和output(2)。输入信号中input(7)的优先级别最高，依次类推，input(0)的优先级别最低。8-3线优先编码器的真值表如表6-1所示，表中×为任意值。 6.1 常用组合逻辑电路设计 【例6-1】8-3线优先编码器的VHDL程序。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY ENCODER38 IS PORT(input: IN std_logic_VECTOR(7 DOWNTO 0); output: OUT std_logic_VECTOR(2 DOWNTO 0)); END ENCODER38; ARCHITECTURE ART3 OF ENCODER38 IS BEGIN PROCESS(IN1) BEGIN 6.1 常用组合逻辑电路设计 IF input(7)=1 THEN output=111; ELSIF input(6)=1 THEN output=110; ELSIF input(5)=1 THEN output=101; ELSIF input(4)=1 THEN output=100; ELSIF input(3)=1 THEN output=011; ELSIF input(2)=1 THEN output=010; ELSIF input(1)=1 THEN output=001; ELSIF input(0)=1 THEN output=000; ELSE output=XXX; END IF ; END PROCESS; END ART3; 6.1 常用组合逻辑电路设计 2．译码器 译码器是最常用的组合电路之一，三线-八线译码器74LS138的真值表如表6-2所示。 【例6-2】用VHDL描述的三线-八线译码器74LS138源程序。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; entity decoder38 is port(a,b,c,g1,g2a,g2b:in std_logic; y:out std_logic_vector(7 downto 0)); END decoder38; 6.1 常用组合逻辑电路设计 architecture behave38 OF decoder38 is signal indata:std_logi