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数据选择器 乘积项数据选择器(2选1) 输出数据选择器(2选1) 三态数据选择器(4选1) 反馈数据选择器(4选1) 4个数据选择器：用不同的控制字实现不同的输出电路结构形式 乘积项数据选择器：根据AC0和AC1(n)决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在G2的输出为1时，第一乘积项是或门的一个输入端。 (1)输入电路—由乘积项数据选择器(2选1)PTMUX控制 (2)原变量/非变量输出电路—由异或门控制 异或门输出为或门输出OR(n) 与XOR(n)进行异或运算。XOR(n)=0，则D(n)=OR(n)，若XOR(n)=1，则D(n)=OR(n) 。 OMUX：根据AC0和AC1(n)决定OLMC是组合输出还是寄存器输出模式 （3） 输出电路——由数据选择器(2选1) OMUX控制 由三态数据选择器(4选1)控制输出选择器的选通端SEL 三态数据选择器受AC0和AC1(n)的控制，用于选择输出三态缓冲器的选通信号。可分别选择VCC、地、OE和第一乘积项。 工作 AC0 AC1(n) TX（输出） 0 1 地电平 0 0 VCC 1 0 OE 1 1 第一乘积项 工作 高阻 OE=1，工作 OE=0，高阻 1，工作 0，高阻 三态缓冲器 的工作状态 FMUX： 根据AC0和AC1(n)的不同编码，使反向传输的电信号也对应不同。 反馈数据选择器(4选1)——FMUX 6.6.3 GAL的结构控制字 GAL16V8的结构控制字共有82位，它们的定义如图。每个OLMC有2个编程单元AC1(n)和XOR(n)，一个全局编程单元AC0，同步控制单元SYN 。 6.3 复杂可编程逻辑器件(CPLD) 6.3.1 CPLD的基本结构 6.3.2 逻辑块 6.3.3 I/O块 6.3.4 可编程内部互连线资源 6.3 复杂可编程逻辑器件(CPLD) 与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元； 每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。 CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个PAL(或GAL)器件; 6.3.1 CPLD的基本结构 更多成积项、更多宏单元、更多的输入信号。 内部 可编 程连 线区 n 宏单元 1 宏单元 2 宏单元 3 · · · 可编 程乘 积项 阵列 乘积 项分 配 宏单元 m 内部 可编 程连 线区 m m I/O 块 Xilinx XC9500: 90 个 36 变量的乘积项, 宏单元 36 个 Altera MAX7000: 80 个 36 变量的乘积项, 宏单元 16 个 6.3.2 CPLD逻辑块的结构 I/O块是CPLD外部封装引脚和内部逻辑间的接口。每个I/O单元对应一个封装引脚，对I/O单元编程，可将引脚定义为输入、输出和双向功能。 6.3.3 I/O块 数据选择器提供OE信号。 OE=1, I/O引脚为输出 * 6.1 概 述 6.2 简单可编程逻辑器件 6.3 复杂可编程逻辑器件 6.4 现场可编程门阵列 70年代，出现熔丝编程结构PROM和PLA 70年代末，AMD推出PAL 80年代初，Lattice推出GAL 80年代中期，Xilinx推出FPGA; Altera推出EPLD 80年代末，Lattice提出ISP技术 90年代，出现CPLD－EPLD改进型器件 2000年以后，出现基于FPGA的SOC 6.1 概 述 可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。 按集成密度分为 6.1 概 述 基于与/或阵列结构的器件SPLD（PROM、 PLA、 PAL、GAL）、CPLD（EPLD）,并称之为PLD。 基于门（逻辑单元）阵列结构的器件（FPGA : Field Programmable Gate Array ） 按结构分为 6.1 概 述 按编程工艺分为 1. 熔丝和反熔丝编程器件。如：Actel的FPGA器件。 2. SRAM 器件。如：Xilinx的FPGA器件。 3. UEPROM器件，即紫外线擦除/电编程器件。 如大多数的EPLD器件。 4. EEPROM器件。如：GAL、CPLD器件。 6.1 概 述 6.1.2 PLD开发流程简介 图6.1.2 可编程逻辑器件的开发流程 6.1.2 PLD开发流程简介 图6.1.1 在系统编程示意图 所谓“在系统可