现代CMOS工艺基本流程培训课件.ppt

现代CMOS工艺   现代CMOS工艺基本流程 Silicon Substrate P+ ~2um ~725um Silicon Epi Layer P− 选择衬底 晶圆的选择 掺杂类型（N或P） 电阻率（掺杂浓度） 晶向 高掺杂(P+)的Si晶圆 低掺杂(P−)的Si外延层 Silicon Substrate P+ Silicon Epi Layer P− Pad Oxide 热氧化 热氧化 形成一个SiO2薄层，厚度约20nm 高温，H2O或O2气氛 缓解后续步骤形成的Si3N4对Si衬底造成的应力 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Si3N4淀积 Si3N4淀积 厚度约250nm 化学气相淀积(CVD) 作为后续CMP的停止层 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist 光刻胶成形 光刻胶成形 厚度约0.5~1.0um 光刻胶涂敷、曝光和显影 用于隔离浅槽的定义 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist Si3N4和SiO2刻蚀 Si3N4和SiO2刻蚀 基于氟的反应离子刻蚀(RIE) Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Photoresist Transistor Active Areas Isolation Trenches 隔离浅槽刻蚀 隔离浅槽刻蚀 基于氟的反应离子刻蚀(RIE) 定义晶体管有源区 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Transistor Active Areas Isolation Trenches 除去光刻胶 除去光刻胶 氧等离子体去胶，把光刻胶成分氧化为气体 Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Future PMOS Transistor Silicon Dioxide Future NMOS Transistor No current can flow through here! SiO2淀积 SiO2淀积 用氧化物填充隔离浅槽 厚度约为0.5~1.0um，和浅槽深度和几何形状有关 化学气相淀积(CVD) Silicon Substrate P+ Silicon Epi Layer P- Silicon Nitride Future PMOS Transistor Future NMOS Transistor No current can flow through here! 化学机械抛光 化学机械抛光(CMP) CMP除去表面的氧化层 到Si3N4层为止 Silicon Substrate P+ Silicon Epi Layer P- Future PMOS Transistor Future NMOS Transistor 除去Si3N4 除去Si3N4 热磷酸(H3PO4)湿法刻蚀，约180℃ Trench Oxide Cross Section Bare Silicon 平面视图 完成浅槽隔离(STI) Silicon Substrate P+ Silicon Epi Layer P- Future PMOS Transistor Future NMOS Transistor Photoresist 光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于N-阱的定义 Silicon Substrate P+ Silicon Epi Layer P- Future NMOS Transistor Photoresist N- Well Phosphorous (-) Ions 磷离子注入 磷离子注入 高能磷离子注入 形成局部N型区域，用于制造PMOS管 Silicon Substrate P+ Silicon Epi Layer P- Future NMOS Transistor N- Well 除去光刻胶 Photoresist Silicon Substrate P+ Silicon Epi Layer P- Future NMOS Transistor N- Well 光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于P-阱的定义 Silicon Substrate P+ Silicon