湘潭大学第4章 高速缓冲存储器和虚拟存储器.pptVIP

Cache中最后的内容如下： 主存地址范围 块号 0—3 0 4—7 1 8—11 2 12--15 3 16—19 0 20—23 1 24--27 2 28—31 3 32-35 0 36—39 1 40--43 2 44—47 3 48—51 0 52—55 1 56--59 2 序号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 地址 1 4 8 5 20 17 19 56 9 11 4 43 5 6 9 17 块号 0 1 2 1 1 0 0 2 2 2 1 2 1 1 2 0 命中 0 0 0 1 0 0 1 0 0 1 0 0 1 1 0 0 块0 块1 块2 块3 地址17 地址6 地址9 空 命中率=5/16=31.25% CPU访问内存的平均时间Ta=H*Tc+(1-H)*Tm =0.3125*0.1+0.6875*1 =0.71875 四、写策略 常用的写策略通常有写贯穿和写回两种 写贯穿策略 当CPU写Cache命中时，所有写操作既对Cache也对主存进行；当CPU写Cache不命中时，直接写主存，有两种做法： 不将该数据所在的块拷贝到Cache行，称为WTNWA法； 将该数据所在块拷贝到Cache的某行，称为WTWA法。 写回策略（Write Back） 当CPU写Cache命中时，写操作只是对Cache进行，而不修改主存的相应内容，仅当此Cache行被换出时，相应的主存内容才被修改；当CPU写Cache不命中时，先将该数据所在块拷贝到Cache的某行，余下操作与Cache写命中时相同。 为了区别Cache行是否被改写过，应为每个Cache行设置一个修改位，CPU修改Cache行时，标记其修改位，当此Cache行被换出时，判别此Cache行的修改位，从而决定是否将Cache行数据写回主存相应单元。 3、两种写策略比较 写贯穿策略保证了主存数据总是有效，写回策略可能导致Cache和主存数据不一致； 写回策略的效率高于写贯穿策略； 写回策略的控制比写贯穿策略的控制复杂。 五、Cache的多层次设计 设计Cache主要考虑五个问题： 容量 Cache中行的大小 Cache的组织（地址映射方式） 指令和数据共用同一个Cache还是分享不同Cache Cache的层次 统一Cache和分离Cache 统一Cache：只有一个Cache，指令和数据混放。 分离Cache：分为指令Cache和数据Cache。它消除了流水线中指令处理器和执行单元间的竞争，因此，特别适用于Pentium Ⅱ和Power PC这样的超标量流水线中；是Cache结构发展的趋势。 单级Cache与两级Cache 一级Cache（）和二级Cache 采用两级Cache结构可以提高性能 Cache一致性问题 MESI协议的状态图 RH——读命中； RMS——读不命中，共享； RME——读不命中，专有； WH——写命中； WM——写不命中； SHR——读监听命中；SHW——写监听命中或读是用于修改； +——无效处理； ↑——Cache行填入；↓——无效行拷回；×——读用于修改 CACHE使用中的几个问题 CACHE的重要技术指标：命中率 影响 CACHE 命中率的因素 CACHE 的容量，大一些好 CACHE 与主存储器每次交换信息的单位量(Cache Line Size)适中 CACHE 不同的组织方式，多路组相联更好 CACHE 的多级组织可提高命中率 CACHE 装满后的替换算法 cache的容量与命中率的关系 Cache Size in KB Hit Rate cache line size与缺失率的关系 多级的cache结构与命中率的关系 为增加cache容量，可以在已有的cache(第一级)存储器系统之外，再增加一个容量更大的cache(第二级) 。 第二级cache的容量比第一级cache的容量要大得多，在第一级cache中保存的信息也一定保存在第二级cache中。 当CPU访问第一级cache出现缺失情况时，就去访问第二级cache。 若第一级、第二级cache的命中率为90%，则它们合起来后的命中率为1-(1-90%)×(1-90%)=99%，而不会是81%。 5.6 虚拟存储器 虚拟存储器的实现方式有三种：段式、页式或段页式 页式虚拟存储器 页式虚拟存储器中逻辑地址与物理地址的转换关系 5.6 虚拟存储器 段式虚拟存储器 段式虚拟存储器中逻辑地址与物理地址的转换关系 5.6 虚拟存储器 段页式虚拟