数字逻辑基础 VerilogHDL语言基础.pptVIP

* * * * * * * * * * 4．3 VerilogHDL模块的3种建模方式 　　从VerilogHDL的描述风格看，分为结构描述、数据流描述、行为描述以及混合描述。 　　通过一个例子认识Verilog HDL的3种建模方式，图中电路实现的功能是，当sel=0时，out＝a；当sel＝1时，out=b。 * * * * * * * 第四章 Verilog HDL语言基础 * 4.1 什么是Verilog HDL？ 　　Verilog HDL是目前应用最为广泛的硬件描述语言。Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 　　Verilog HDL适合算法级，寄存器级，逻辑级，开关级、系统级和版图级等各个层次的设计和描述。 　　Verilog HDL进行设计最大的优点是其工艺无关性。这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路。 * Verilog HDL模块化设计理念 　　Verilog HDL支持以模块集合的形式构造数字系统。利用层次化、结构化的设计方法，一个完整的硬件设计任务可以划分成若干个模块，每一个模块又可以划分成若干个子模块，子模块还可以进一步划分。 　　各个模块可以是自主开发的模块，也可以是从商业渠道购买