第五章锁存器和触发器.pptVIP

例5.2.3 逻辑门控SR锁存器的E、S、R的波形如下图虚线上方所示，锁存器的原始状态为Q=0，试画出Q3、Q4、Q和Q的波形。 5.2.2 D锁存器 1、逻辑门控D锁存器 国标逻辑符号 逻辑电路图 在逻辑门控SR锁存器的基础上，通过一个非门输出S和R两个信号。避免了SR锁存器的不确定状态。 (避免了SR锁存器的不确定状态) =S S =0 R=1 D=0 Q = 0 D=1 Q = 1 E=0 E=1 = D S =1 R=0 D锁存器的功能表 置1 0 1 1 1 置0 1 0 0 1 保持 不变 不变 × 0 功能 Q D E Q 逻辑功能分析： 锁存器的状态保持不变 2. 传输门控D锁存器 (b) E=0时 (a) E=1时 电路结构 TG2导通， TG1断开 TG1导通， TG2断开 Q = D 形成双稳态电路，Q 不变 传输门可看成双向模拟开关 P89 C=1，C=0 C=0，C=1 传输门控D锁存器的工作波形 (初始状态为0) 3. D锁存器的动态特性 动态特性是反映锁存器对各输入信号的时间要求，以及输出状态对输入信号响应的延迟时间。 可利用定时图来表达时序电路的动态特性。 建立时间 保持时间 脉冲宽度 传输延迟时间 传输延迟时间 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 5.3.2 维持阻塞触发器 *5.3.3 利用传输延时的触发器 5.3.4 触发器的动态特性 锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点： 锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 CP CP D触发器 JK触发器 T触发器 SR触发器 触发器的不同电路结构： 触发器的不同逻辑功能： 主从触发器 维持阻塞触发器 利用传输延迟的触发器 5.3 触发器的电路结构和工作原理 1. 电路结构 5.3.1 主从触发器 (以由传输门组成的CMOS主从D触发器为例) TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 由两个传输门控D锁存器组成； 主锁存器与从锁存器结构相同； TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 2. 工作原理 触发器的状态保持不变！ (2) CP由0跳变到1的瞬间 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 (时钟信号的上升沿) 即CP信号上升沿到达前瞬间的D信号 。 CMOS主从D触发器的典型集成电路 74HC/HCT74 逻辑图 带直接置1、置0功能的主从结构D触发器 74HC/HCT74是双D触发器芯片 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，正边沿触发的D功能触发器 国标逻辑符号 主从SR触发器 从锁存器 主锁存器 CP Q Q S R C Q Q S R C 1 R S CP 由两个逻辑门控SR锁存器组成； CP时钟信号通过与非门控制触发器的状态。 试分析其工作原理！ 5.3.2 维持阻塞触发器 (以维持阻塞结构的D触发器为例) 1. 电路结构 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 由三个用与非门构成的基本SR锁存器组成； 前两个锁存器响应外部输入数据D和时钟信号CP，第三个锁存器确定触发器的状态。 输出锁存器 CP = 0： 0 1 1 D D G1 1 C P Q 1 G2 2 G3 3 G5 5 Q 2 Q 3 S R Q 4 D G6 Q Q 2、工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D 另一方面 Q2、Q3输出均为1，根据SR锁存