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第八章 MOS基本逻辑单元 8.1 NMOS逻辑结构 8.2 CMOS逻辑结构 8.4 影响门的电气和物理结构设计的因素 8.6 传输门逻辑 8.7 RS触发器 8.9 D触发器 8.1 NMOS逻辑结构 8.1.2 NMOS与非门电路 可以通过将多个驱动管串联的方式得到多输入与非门，如图8.6所示，但是为了得到与反相器相同的VOL，每个驱动管长度应增大N倍（N为输入端数）。 NMOS逻辑以或非门为主。 8.1.3 NMOS组合逻辑电路 P139图8.7为E/D NMOS的组合逻辑电路，其逻辑关系。。。 输出低电平VOL，最坏情况发生在IL=IA或IL=IB时，即只有一条支路导通时。 晶体管器件参数W/L的取值：如果(W/L)A和(W/L)B是最小宽长比值，则电路可简化为一个二输入的或非电路（为什么？），此时的VOL值为： 8.2 CMOS逻辑结构 CMOS逻辑门分析方法与NMOS相似，但是CMOS可以设计成无比的电路。 8.2.2 伪NMOS结构 提供了一种再CMOS逻辑中模拟NMOS电路的方法 8.4 影响门的电气和物理结构设计的因素 8.4.1 MOS管的串联和并联 （如图8.22所示MOS管串联和并联） m个NMOS串联下降时间为tm，k个PMOS管串联上升时间为kt 并联则下降上升时间下降为原来的t/m和t/k 8.4.2 衬偏调制效应 与输出端相连的NMOS管的源极电位与衬底电位不相等，则该开关管速度就较慢。 （如图8.24a所示） A，B，C三个NMOS截止，D管导通之后又截止，将D管源极电容C1充电至高电平；所有输入同时变为高电平，由于D管源极电容C1将通过ABC三个管放电，C1电荷被放掉后D管才导通，D管导通速度较慢。 8.4.3 源漏电容 在版图设计中常把源漏区合并在一起以减小寄生电容，如NMOS或非门版图中把NMOS管漏区合并（即使用同一个漏极），从而减小输出端电容。 如图8.25 实现函数F=（A+B+C）D的门电路 地线可以连接在1点或2点，但选择1点是比较合适的。 因为它连接了3个源区到地。 8.4.4 电荷的再分配 对于动态门应考虑电荷的再分配效应。 8.6 传输门逻辑 传输门可分为：单沟道传输门和CMOS传输门。 单沟道传输门仅由NMOS或PMOS管构成。 CMOS传输门由NMOS和PMOS并联构成。 例：如图8.29所示（P154），传输门构成的异或非逻辑 8.7 RS触发器 触发器是一种双稳态电路 双稳态电路只有在外界信号作用下，它才能由一种稳定状态转变为另一种稳定状态。 常见触发器：RS触发器，D触发器，JK触发器，施密特触发器。 RS触发器是最简单的一种触发器，输入端R，S表示置0端和置1端。 RS触发器的逻辑关系。。。（P154） RS触发器真值表。。。 8.7.1 NMOS RS触发器 8.7.2 CMOS RS触发器 CMOS与非门结构RS触发器 （P157 图8.35） 8.9 D触发器8.9.1 NMOS D触发器 8.9.2 CMOS D触发器 * * MOS管的串、并联特性 晶体管的驱动能力是用其导电因子β来表示的，β值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？ 一、两管串联： 设：Vt相同，工作在线性区。 将上式代入（1）得： 由等效管得： 比较（3）（4）得： 同理可推出N个管子串联使用时，其等效增益因子为： 二、两管并联： 同理可证，N个Vt相等的管子并联使用时： 负载是耗尽型NMOS管。 输入都是0时，两个驱动管同时截止， 输出高电平； 有一管输入1时，输出低电平； 8.1.1 NMOS或非门电路 NMOS或非门 可见VOL小于只有一个驱动管导通的情况。 设计VOL时应考虑宽长比最小的驱动管对VOL的影响 （原因？） 可见与非门的VOL为反相器的两倍 为了得到与反相器相同的VOL需要 增大驱动管的尺寸。 或 图8.8异或门 CMOS与非门 CMOS或非门 8.2.1 CMOS互补逻辑 优点：由于输入函数的每个变量仅用 一个MOS管，所以最小负载可以是一个 单位栅极负载。 而CMOS负载是两个单位栅极负载。 主要问题：“下拉电路”导通时要产生 静态功耗。 8.2.3动态CMOS逻辑 其核心是一个NM