答辩PPT—基于FPGA的FIR数字滤波器设计.ppt

基于FPGA的FIR数字滤波器实现 专业：电子信息工程 学生： 指导教师： 介绍结构安排 数字滤波器概况 设计思想及流程 设计方法 程序仿真 总 结 数字滤波器使用范围 硬件选择意义 FPGA硬件优势 Matlab工具FDAtool综合设计生成滤波器系数 Verilog HDL程序编辑设计滤波器Modelsim仿真与Simulink理论值对比滤波效果 设计思想 硬软件平台概况 Matlab Verilog HDL Quartus Ⅱ Modelsim FPGA 设计流程 滤波器基本原理 明确FIR数字滤波器基本理论 这个是通常情况下N阶FIR数字滤波器基于输入信号x(n)的表达式 滤波器理论结构 直接型网络结构 该结构表现出N个乘法器，每次采样y(n)的内容是n次乘法和n-1次加法，然后做乘累加之和。 设计方法 滤波器设计的基本流程，主要分为Matlab仿真和FPGA硬件实现两个部分。 首先将利用Matlab计算系数后，再对硬件进行设计。 本设计将20HZ与200HZ的正弦波叠加，然后设计低通滤波器滤除200HZ的正弦波。 窗函数选择 名称 近似过渡带宽 最小阻带衰减 精确过渡带宽 矩形窗 4π/M 21dB 1.8π/M 三角窗 8π/M 25dB 6.1π/M 汉宁窗 8π/M 44dB 6.2π/M 哈明窗 8π/M 51dB 6.6π/M 布莱克曼窗 12π/M 74dB 11π/M 取Kaiser窗时用MATLAB中的kaiserord函数来得到长度M Matlab直接FDAtool设计方式解析 选择Kaiser窗 采样频率：400HZ 截止频率：50HZ FIR滤波器系数 h(0)=h(7)=0.02835366558610 h(1)=h(6)=0.10622149983540 h(2)=h(5)=0.18908945693900 h(3)=h(4)=0.24265411912342 脉冲响应 相位响应 零极点分布 Verilog HDL设计方法 Verilog HDL 研究设计一个8阶FIR数字滤波器 h(n) 量化前 扩大512倍四舍五入 h(0)=h(7) 0.028353665586107h(1)=h(6) 0.106221499835401h(2)=h(5) 0.189089456939007h(3)=h(4) 0.242654119123420加法树乘法器 加法树结合了移位相加乘法器和查找表乘法器的优点。 FIR滤波器模块 利用Verilog HDL实现的8阶直接型FIR滤波器。FIR模块RTL原理图如图 FIR滤波器顶层模块设计 巧妙地借助于查找表将固定滤波器系数的乘累加运算转化为查表操作。将滤波器系数的各种组合固化在查找表模块中，经由并串转化模块输出的串行信号作为地址对查找表进行查找。 Modelsim仿真图 在QuartusII中用激励文件直接调用Modelsim软件仿真 Matlab仿真 多种仿真测试方式 Matlab滤波效果 仿真结果对比 FIR数字滤波器的仿真结果与理论计算比较 序号 输入信号（十进制放大16倍） 仿真输出 理论输出（Matlab计算） 十进制 十六进制补码 缩小到原值 1 32 735 02df 0.089722 0.056707 2 49 3321 0cf9 0.405396 0.29967 3 45 7603 1db3 0.928101 0.785382 4 28 12313 3019 1.503052 1.418795 5 24 16283 3f9d 1.987671 2.000666 6 41 19217 4b11 2.345825 2.385569 7 58 21378 5382 2.609619 2.581845 8 54 23023 59ef 2.810425 2.693992 9 36 24438 5f76 2.983154 2.832691 10 31 25452 636c 3.106934 2.999213 11 47 25850 64fa 3.155518 3.117388 12 63 26109 65fd 3.187134 3.162626 13 57 26724 6864 3.262207 3.193711 14 39 27516 6b7c 3.358887 3.269654 15 32 27869 6cdd 3.401978 3.36653 16 47 27590 6bc6 3.36792 3.409266 17 62 27172 6a24 3.316895 3.374462 今后改进方式 希望通过努力让参数选择方