第2章_微型计算机系统的微处理器.pptVIP

引脚信号的图示 微型计算机硬件系统的构成 CPU只是单一的处理器芯片；需要配置不要的支持芯片，才能构成一台计算机硬件系统 不同功能模式下，配置的硬件组件不同 存储器及I/O接口 协处理器(专门处理器) 总线控制器 总线仲裁器 数据收发器 信号锁存器 时钟信号发生器 与CPU有关的其他芯片(不做详细要求) 8087 数据协处理器 协助主CPU专司数据处理 8089 I/O协处理器 协助主CPU专司I/O处理 8288 总线控制器 产生部分控制信号 8289 总线仲裁器 多处理器共享总线进行控制 8286/8287 数据收发器 双向收发数据,信号驱动放大 8384A 时钟发生器 产生恒定的单向脉冲信号 8282/8283 地址锁存器 将地址锁存,实现引脚复用 今后还将涉及更多的芯片 CPU在最小模式下的典型配置图 CPU在最大模式下的典型配置图 总线控制器8288 状态信号输入: 状态输入信号S2、S1、S0 由8088送来 总线控制器8288接收8088发出的S2、S1、S0 后，发出相应的总线命令信号 总线控制器8288 控制信号输入(来自其他芯片) CLK—时钟信号；与CPU使用相同时钟，同步 CEN—命令允许信号；低电平时，所有由8288发出的命令信号及部分控制信号均“无效” AEN—地址允许信号；用于多总线结构，控制多总线的同步 IOB—总线方式控制信号；低电平时8288工作于系统总线方式；高电平时为I/O总线方式 总线控制器8288 命令信号输出: 总线控制器8288接收CUP送来的状态信号 S2、 S1 、S0 后，发出相应的命令信号，以实现对存储器和I/O接口的读/写操作 命令信号都是低电平有效 总线控制器8288 8288命令对应表 S2 S1 S0 CPU操作 8288 S2 S1 S0 CPU操作 8288 0 0 0 中断响应 INTA 1 0 0 取指令 无 0 0 1 读I/O IORC 1 0 1 读内存 MRDC 0 1 0 写I/O IOWC 1 1 0 写内存 MWTC 0 1 1 暂停 无此信号 1 1 1 无源 无此信号 AIOWC 和AMWC分别为超前写I/O或写内存命令 分别提前一个周期进行写操作，以匹配速度 控制信号输出: 总线控制器8288的输出控制信号包括： ALE 为地址锁存允许信号 DEN 为数据总线允许信号 DT/R 为数据发送/接收信号 MCE/PDEN 具有两种功能：当8288为系统总线方式，用MCE作为级联允许信号；当8288为I/O总线方式，用PDEN 作为外设数据传送允许信号 总线控制器8288 第5主题问题 8086/8088典型时序 主要内容： 总线周期的概念 典型时序分析 总线周期、时钟周期的概念 8284A脉冲发生器提供一个频率固定的时钟信号 CPU将在其控制下，有节拍的工作，一步一步地完成各种操作 时钟周期T：两个时钟脉冲信号上升沿（或下降沿）之间的时间间隔 它是频率的倒数：T=1/F 一个时钟周期又称为一个 T 状态 时钟频率(Hz) 一个T状态时间 5M 200ns 50M 20ns 100M 10ns 200M 5ns 总线周期、时钟周期的概念 典型数据：8284A的频率为5MHz，时钟周期为 200ns 指令周期：CPU执行一条指令所需的时间 不同指令的指令周期是不同的 最短指令: 寄←寄, 只需要2个时钟周期 最长指令: 16位乘、除，约需200个时钟周期 总线周期、时钟周期的概念 总线周期、时钟周期的概念 总线周期—CPU完成一次访问内存(读内存或写内存)或I/O端口操作所需要的时间 分为总线读周期和总线写周期 每个总线周期通常包含4个T状态 分别标记为T1、T2、T3、T4 CPU在每个T状态内，所完成的基本操作是不同的，而且是固定的 总线周期、时钟周期的概念 等待周期（TW状态）：由于CPU与内存或I/O端口的速度不匹配，将造成CPU的等待时间；由一个或多个T组成 空闲周期（TI状态）：由于没有后续的指令操作，将造成总线的空闲时间；由一个或多个T组成 时序与时序图 时序是指CPU各引脚信号在时间上的关系，或称各操作步骤与时钟脉冲信号的对应关系 在微机系统中，任何操作都有“时序”的概念，都有自己的“时序图”(表示和描述各引脚信号时间关系的图) 学习提示 分析一个操作的时序，首先应弄清楚该操作将涉及的操作内容和操作步骤(以总线操作为例) 确定操作的对