Synplify pro综合专业知识讲座课件.ppt

8. Attribute 在这里你可以说明设计属性其中Object栏和Attribute栏的下拉式菜单是同步的如果你在Object栏的下拉式菜单里选定一个对象则Attribute栏的下拉式菜单中只显示可以施加于该对象的属性反之亦然 Object Filter 说明属性施加对象的类型你可以用这一栏筛选和选择对象 Object 说明施加属性的对象名 Attribute 说明施加的属性 Value 说明所施加属性的值 Val Type 说明属性值的正确类型 Description 包含关于该属性的一个简短描述 其他与前相同或类似 9. Other 这一栏是为了让高级用户输入新近支持的约束文件命令这些命令优化和时间分析并不支 持的但是他们会被作为约束传递给布局布线工具 4 设置综合优化参数 （1）器件选型 可以设置最大扇出系数缺省是500 根据该工程所属模块是 否和片外有信号联系选中或者不选中Disable I/O insert 如果选中则告诉synplify不要为输 入输出信号加buf 缺省不选中 设计采用流水 （2） 优化参数选项 在综合过程中启动有限状态机编译器对设计中的状态机进行优化 选中Resource Sharing 选项则启动资源共享 可以用synplify内置的状态机浏览器观察状态机的各种属性 启动流水 Synplify pro综合专业知识讲座 内容 一 、什么是综合 二、Synplify pro综合 三、基本概念 四、用户界面 五、基本工程流程 什么是综合？ ?设计描述 –高层次描述：对整个系统的数学模型描述，它试图在系统设计的初始阶段，通过对系统行为描述的仿真来发现系统设计中存在的问题，此时考虑更多的是系统结构和工作过程能够达到设计规格的要求，而与具体的工艺和器件无关 –逻辑描述：对设计进行RTL级描述，导出逻辑表达式，并用功能仿真工具进行仿真 –门级描述：设计的门级实现，相当于系统的逻辑原理图 –物理描述：或称版图描述，ASIC设计中表现为GDSII 文件 ?综合指不同设计描述之间的转换 IC设计中的综合 IC设计中的综合 ?高层次综合：将系统算法层的行为描述转化为寄存器传输层的结构描述 ?逻辑综合：将寄存器传输层的的结构描述转化为逻辑层的结构描述，以及将逻辑层的结构描述转化为电路的结构描述 ?物理综合：将系统电路层的结构描述转化为版图层的物理描述 综合约束 ?综合约束 –设计所期望达到的性能和面积的目标，在综合实现阶段附加约束，是为了便于控制综合实现过程，使设计满足运行速度，引脚位置等方面的要求 ?附加合理的约束 –达到面积，速度，性能的良好折中 ?约束原则 –面积和速度是设计效果最终的评定标准，在两者冲突时，采用速度优先 二 Synplify pro综合 ?FPGA的综合 –针对具体的FPGA器件，将RTL级的设计描述转化成门级描述 -Synthesis=Translation+Optimization+Mapping 对 HDL源代码进行编译与逻辑层次上的优化，消除冗余逻辑对编译的结果进行逻辑映射与结构层次上的优化，生成逻辑网表 ?特点 –综合速度快 –综合效果比较好 ?Synplify与Synplifypro –Synplify简装版，后者包含了前者所有功能 –综合原理和机制完全相同 三、 基本概念 1 综合 2 工程文件 3 脚本 4 约束文件 5 宏库 6 属性包 综合 综合Synthesis ，简单地说就是将HDL代码转化为门级网表的过程，Synplify 对电路的综合包括三个步骤表示如下： 1 HDL compilation： 把HDL的描述编译成已知的结构元素 2 Optimization ：运用一些算法进行面积优化和性能优化，使设计在满足给定性能约束的前提下，面积尽可能的小。这里Synplify进行的是基本的优化与具体的目标器件技术无关 3 Technology mapping ：将设计映射到指定厂家的特定器件上，针对目标器件结构优化，生成作为布局布线工具输入的网表 工程文件 工程文件*.prj 以tcl 的格式保存以下信息设计文件约束文件综合选项的设置情况等 Tcl 脚本 Tcl Tool Command Language 是一种非常流行的工业标准批处理描述语言常用作软件应用的控制 应用Synplify 的Tcl script 文件设计者可以用批处理命令的形式执行一个综合也可以一次执行同一设计多个综合尝试不同的器件不同的时延目标不同的约束条件Synplify 的script 文件以*.tcl 保存 约束文件 约束文件采用Tcl ，以（*.sdc ）保存用来提供设计者定义的时间约束、综合属性、供应商定义的属性等。 约束文件既可以通过SCOPE创建编