北航三系verilog实验报告2015.docVIP

2014-2015-2-G02A3050-1电子电路设计训练（数字EDA部分） 实验报告 （ 2015 年 5 月 20 日） 教学班 学号 姓名 组长 签名 成绩 120324 120311** 赵*** * 120324 120311** 刘*** 120324 120311** 任*** 自动化科学和电气工程学院 目录 TOC \o 1-3 \h \z \u （ 2015 年 5 月 20 日） 1 实验一、简单组合逻辑和简单时序逻辑 2 1.1 实验任务1——简单组合逻辑 2 1.2 实验任务2——设计一个字节（8位）的比较器 4 1.3实验1、2小结 6 1.4 实验任务3——简单分频时序逻辑电路的设计 6 1.5 实验3小结 7 实验二、条件语句和always过程块 8 2.1 实验任务1——条件语句 8 2.2 实验任务2——always块的使用 10 2.3 实验小结 12 实验三、赋值、函数和任务 14 3.1 实验任务1——阻塞赋值和非阻塞赋值的区别 14 3.2 实验任务2——两种blocking模块写法的比较 15 3.3 实验任务3——在Verilog HDL中使用函数 16 3.4 实验任务4——平方、立方和阶乘运算 16 3.5 实验任务5——