《数字逻辑》第2章逻辑代数和硬件描述语言基础.ppt

见《数字系统设计与Verilog HDL （第4版）》 P163[表6.3] 参见《数字系统设计与Verilog HDL（第4版）》P144-146 备注：参见《数字系统设计与Verilog HDL （第4版）》P145 例6.11、例6.12 对于非阻塞赋值，c的值比b的值落后一个时钟周期——因为always块每个时钟周期执行一次，所以信号的值每个时钟周期更新一次，c的值是上一时钟周期的b值。 为避免出错，在同一个块内，不要将输出重新作为输入使用！ 见《数字系统设计与Verilog HDL （第4版） 》 146~152 其格式与C语言中的if-else语句类似 其中“表达式”为逻辑表达式或关系表达式，或一位的变量。每个“表达式”为一个不同的条件。 若表达式的值为0、或z，则判定的结果为“假”；若为1，则结果为“真”。 执行的语句可为单句，也可为多句；多句时一定要用“begin_end”语句括起来，形成一个复合块语句。 if语句可以嵌套；若if与else的数目不一样，注意用“begin_end”语句来确定if与else的配对关系！ 见《数字系统设计与Verilog HDL（第4版）》 P148例6.15，主要应用于计时计数器 count60.v位于chapter2\count60文件夹 if语句被综合成多路选择器链