《数字电子技术基础》第3章.组合逻辑电路.pptVIP

2）七段显示译码器7447 （1）正常 译码显示。 （2）灭零。 （3）试灯。 （4）特殊控 制端BI/RBO。 3.4 典型组合逻辑电路及其应用 3）译码器的VHDL描述 在编写二进制译码器的VHDL程序的功能前，确定输入输出引脚。3线-8线译码器有3个二进制输入端，在程序实体中定义a、b、c，8个输出端定义为F0~F7。对输入a、b、c的值进行译码，使输出端F0~F7对应的输出有效（低电平）。3线-8线译码器还有3个选通输入端s1、s2a和s2b。只有在s1=1，s2a=0，s2b=0时，译码器才进行正常译码，否则F0~F7输出均为高电平。 3.4 典型组合逻辑电路及其应用 示意图数据选择器（multiplexer，MUX）又称多路选择器或多路开关，是应用比较广泛的中规模组合逻辑电路，尤其是电子设计自动化技术发展成熟的今天。 图3.4.19 数据选择器 3.4 典型组合逻辑电路及其应用 3.4.3 数据选择器 1）双4选1数据选择器74153 图3.4.20 4选1数据选择器 3.4 典型组合逻辑电路及其应用 1.典型数据选择器 2)8选1数据选择器74151 图3.4.21 8选1数据选择器符号 表3.4.11 74151的功能表 3.4 典型组合逻辑电路及其应用 1）用74151扩展成16选1数据选择器 2）实现组合逻辑函数 3.4 典型组合逻辑电路及其应用 2.数据选择器的应用 表3.4.13 4位比较器7485功能表数 3.4 典型组合逻辑电路及其应用 3.4.4 数据选择比较器 1.集成数值比较器7485 3.4 典型组合逻辑电路及其应用 2.数值比较器的应用 图3.4.28 例3.4.10电路 3.4 典型组合逻辑电路及其应用 组合逻辑电路不仅可以完成逻辑转换功能，还可以完成算术运算功能。数字系统中两个二进制数之间的加、减、乘、除都由若干的加法运算来完成，因此加法器是构成运算电路的基本单元。 3.4 典型组合逻辑电路及其应用 3.4.5 算术运算电路 2）全加器 1）半加器 3)4位快速 进位加法器 3.4 典型组合逻辑电路及其应用 1.加法器 （1）实现8421BCD码转换余3码电路。 （4）实现2个1位8421BCD码加法电路。 （3）实现2个2位二进制数乘法电路。 （2）实现X-Y≥0的4位二进制减法电路。 3.4 典型组合逻辑电路及其应用 2.加法器的应用 3.5.2 PLD基本电路图 3.5 可编程组合逻辑器件（PLD） 3.5.1 PLD基本结构与表示方法 1.PLD的基本结构 1）连接方式 图3.5.3 PLD连接方式 2.PLD的表示方法 3.5 可编程组合逻辑器件（PLD） 2）基本逻辑门的表示方式 （1）缓冲器。 （2）与门和或门。 3.5 可编程组合逻辑器件（PLD） PLD初期的可编程逻辑器件是靠 熔丝的接通与断开产生逻辑，图3.5.7给出了4（字线）个乘积项×2个输出函数（位线）熔丝结构的PLD。 图3.5.7 熔丝型开关图 3.5.2 PLD编程单元 1.熔丝与反熔丝型 3.5 可编程组合逻辑器件（PLD） 1）叠栅型（SIMOS）编程单元 图3.5.9 叠栅型编程单元 3.5 可编程组合逻辑器件（PLD） 2.浮栅技术 2）隧道型（FLOTOX）编程单元 3.5 可编程组合逻辑器件（PLD） 图3.5.10 FLOTOX结构示意图 FLOTOX编程典型代表器件是E2PROM，图3.5.10是FLOTOX编程单元。 3）闪速（Flash）编程单元 图3.5.11是闪速编程单元，结构类似于图3.5.9(a)所示的SIMOS编程单元，区别在于叠栅编程单元的区域Sn+和漏极的区域Dn+是对称的，而闪速编程单元源极的区域Sn+大于漏极的区域Dn+，这两块区域不是对称的。 图3.5.11 Flash结构示意图 3.5 可编程组合逻辑器件（PLD） PLD主要有可编程只读存储器（programmable read only memory,PROM）、可编程逻辑阵列（programmable logic array,PLA）、可编程阵列逻辑（programmable array logic,PAL）、通用阵列逻辑（generic array logic,GAL）、复杂可编程逻辑器件（complex programmable logic device,CPLD）和现场可编程门阵列（field programmable gate array,FPGA）。 3.5 可编程组合逻辑器件（PLD） 3.5.3 PLD的分类 按集成度考虑，可以分为低