edaVerilog技术复习内容.pptx

可编程逻辑器件及EDA技术总复习;EDA技术 (Electronic Design Automatic); 全定制ASIC—— 由设计者定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由IC厂家去进行掩模制造，做出产品 应用领域：模拟集成电路设计，数字集成电路设计;硬件描述语言 Hardware Description Language 用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，适合大规模电子系统的设计。 ;EDA技术的设计方法;EDA技术的设计方法;第一步：原理图;系统级设计流程;第一步：行为描述;可编程逻辑器件原理;MAX7000S系列器件的内部结构;XC4000系列FPGA的内部结构; 可编程逻辑器件的设计流程 ;;可编程逻辑器件选型 ;FPGA 选择的方法;IP核;Verilog HDL 语言基础;module AND_G2（a,b,f）; //模块名 input a,b; //端口说明 output f; wire temp； //内部信号声明 assign temp =ab; //逻辑功能 assign f =temp; endmodule //模块结束,无结束符；;端口说明 端口说明用于定义模块的端口队列中的各个端口的I/O传输特性，同时也可以声明各个端口的位宽;内部信号说明 内部信号说明在端口说明中给出端口类型，缺省的端口类型为wire型，也可在端口说明中被明确定义为wire类型，或重新定义为reg型，需要说明的是无论被定义成哪种类型，其端口数据长度必须与原定义一致。 ;功能定义 模块中最重要的是逻辑功能定义，可通过下面3种方法在模块中实现逻辑功能。 ;Verilog HDL基本要素;由于存在不同数据类型，在一个设计中就可能使用不同的数 据类型，这些数据类型之间就可能存在相互之间的驱动问题， 在Verlog HDL中，不同数据类型的之间遵循以下驱动规则:;Port Assignments;2 运算符; 过程块是Verilog HDL行为描述的基本单位。一个模块的行为级描述通常由一个或多个过程块构成。;Verilog HDL常用四种说明语句;always的敏感事件一般格式：;3 过程赋值语句 ;module blk(c,b,a,clk); output c, b ; input clk, a ; reg b, c ; always@(posedge clk) begin b=a; c=b; end endmodule;module blkn(c,b,a,clk); output c, b ; input clk, a ; regb, c; always@(posedge clk) begin b=a; c=b; end endmodule; 4 条件语句和循环语句;if-else语句 格式 格式1：if (条件表达式) 语句或语句块 格式2：if (条件表达式 ) 语句或语句块1； else 语句或语句块2； 格式3: if (条件表达式1 ) 语句或语句块1； else if (条件表达式2 ) 语句或语句块2； …… else if (条件表达式n ) 语句或语句块n； else 语句或语句块n+1； ; 格式1：case(条件表达式) case分支项表达式1：语句块1 case分支项表达式2：语句块2 defult：默认语句块 endcase;for语句 格式 for （表达式1 ；条件表达式 ； 表达式2 ） 表达式1定义了循环变量的初值，表达式2定义了循环变量的增值操作， 条件表达式定义了循环条件，常为逻辑表达式执行循环体语句之前，首先 计算表达式1的值，然后判断条件是否成立，如果条件成立，则执行语句块 中的语句，然后执行表达式2，修改循环变量。;forever语句 格式 格式1：forever语句； 格式2：forever begin 多条语句 end;repeat语句 格式 格式1：repeat(表达式) 语句； 格式2：repeat(表达式) begin 多条语句 end;while语句;2.3.5 任务和函数 ;task说明语句 ;function说明语句;4 数据流描述方式 ;5 结构描述方式 ; 基本组合电路;用CASE语句设计译码器;设计一个8位二进制数的奇偶校验电路;时序电路;设计一个8位循环左移移位寄存器;设计一个100进制可级联的计数器;数字系统设计;状态机应用;例题;例题;试用元件