EDA第2章可编程逻辑器件.ppt

* * * * * 　　3. 扩展乘积项 　　尽管大多数逻辑功能可以利用各个宏单元内部的五个乘积项来实现，但较复杂的逻辑功能仍需要利用附加乘积项来实现。为了提供所需的逻辑资源，可以利用另外一个宏单元；但是MAX 7000器件也允许使用共享的或并联的扩展乘积项(即扩展项)，由其直接为同一个LAB中的任意一个宏单元提供额外的乘积项。这些扩展乘积项有助于确保在逻辑综合时用尽可能少的逻辑资源得到尽可能快的工作速度，分别说明如下： 　　(1) 共享扩展项。共享扩展项就是由每个宏单元提供一个未投入使用的乘积项，并将它们反相后反馈到逻辑阵列中，以便于集中使用。每个LAB有16个共享扩展项。每个共享扩展乘积项可被其所在的LAB内任意或全部宏单元使用和共享，以实现复杂的逻辑功能。使用共享扩展项会引入一个小的延时。图1.25解释了共享扩展项是如何被馈送到多个宏单元的。 图1.25 MAX 7000S器件共享扩展项 　　(2) 并联扩展项。并联扩展项是宏单元中没有使用的乘积项，可被分配给相邻的宏单元以实现高速的、 复杂的逻辑功能。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑中；其中五个乘积项由宏单元本身提供，另外15个由与其同属一个LAB的邻近宏单元的并联扩展项提供。设计软件的编译器能够自动地将最多三组且每组最多五个的并联扩展项分配给需要附加乘积项的宏单元。每组并联扩展项会增加一个小的延时。 　　每个LAB中的两组宏单元(每组含有八个宏单元)形成两个出借或借用并联扩展项的链。一个宏单元可从编号较小的宏单元中借用并联扩展项。在每一组中，编号最小的宏单元仅能出借并联扩展项，而编号最大的宏单元仅能借用并联扩展项。图1.26说明了并联扩展项是如何能够被从邻近宏单元中借用，以及如何出借给下一个宏单元的。 图1.26 MAX 7000S器件并联扩展项 　　4. 可编程连线阵列(PIA) 　　逻辑设计通过可编程连线阵列(PIA)在各个LAB之间布线(将其相互连接)。PIA这种全局总线上布线，可将器件中任一信号源连接到其目的端。所有MAX 7000器件的专用输入、I/O和宏单元输出均被馈送至PIA，使得它们遍及器件内部的任何地方。但只有LAB需要的信号，才会真正地将其从PIA连接至该LAB。图1.27说明了MAX 7000器件的PIA结构及其信号选通原理。由于PIA具有固定的延时，使得逻辑设计的时序性能预测变得较为容易。 图1.27 MAX 7000器件的PIA结构 　　5. I/O控制块 　　I/O控制块允许每个I/O引脚单独地配置为输入、输出或双向工作方式。所有的I/O引脚都有一个可独立控制的三态缓冲器，通过全局输出使能信号或直接(将其使能信号)接地、接通VCC对其进行控制。当三态缓冲器的控制端接地(GND)时，输出为高阻态，I/O引脚即可用作专用输入引脚；当其控制端接高电平(VCC)时，输出被使能(即有效)。如图1.28所示，MAX 7000S系列器件有六个全局输出使能信号，它们可以由以下信号同相或反相驱动：两个输出使能信号、一部分I/O引脚或一部分宏单元。而且，MAX 7000S结构提供双I/O反馈，且宏单元与引脚反馈之间相互独立。当I/O引脚被配置成输入时，相关的宏单元可用于隐含逻辑。 图1.28 MAX 7000S器件的I/O控制块 * * * * * * * * * * * * * * * * * * * * * * 2.4 现场可编程门阵列FPGA 前面讨论的可编程逻辑器件基本组成部分是与阵列、或阵列和输出电路。再加上触发器则可实现时序电路。 本节介绍的FPGA（Field Programmable Gate Array）不像PLD那样受结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功能。 陆续推出了新型的现场可编程门阵列FPGA。功能更加丰富，具有基本逻辑门电路、传输外部信号的输入/输出电路和可编程内连资源之外，还具有很高的密度等等。 一、现场可编程门阵列FPGA结构 FPGA的编程单元是基于静态存储器（SRAM）结构，从理论上讲，具有无限次重复编程的能力 下面介绍XILINX公司的XC4000E系列芯片，了解FPGA内部各个模块的功能，见下图： 可配置逻辑模 块CLB 输入/输出 模块I/OB 可编程连 线PIR 编程开关 矩阵PSM 　　1. 可编程逻辑块(CLB) 　　CLB是FPGA的主要组成部分。下图所示是XC4000系列的CLB基本结构框图，它主要由逻辑函数发生器、触发器、数据选择器等电路组成。 XC4000 系列CLB基本结构 (a) CLB结构；(b) CLB的配置 XC4