集成电路设计CADEDA工具实用教程8-硬件描述语言的软件仿真与FPGA硬件验证.pptVIP

sdf annotation sample Add following code in test bench initial begin $sdf_annotate(../source/SVGA_Top.sdf,SVGA_Top_M);// other argument:mtm_spec end ncsdfc -SVGA_Top.sdf.X * * / 61 ncsim * * / 61 ncsim sample echo -cdslib ../lib/cds.lib ../args/ncsim.args echo -hdlvar ../lib/hdl.var ../args/ncsim.args echo -logfile ../log/ncsim.log ../args/ncsim.args echo -messages ../args/ncsim.args echo -update ../args/ncsim.args echo -input ./ncsim.rc ../args/ncsim.args echo SVGA_Lib.T_SVGA_Top:p ../args/ncsim.args echo \t### NC-Verilog is running. Please wait for the result patiently echo \t### May you see the desirable output. God blesses us all ncsim -file ../args/ncsim.args echo finish * * / 61 NC-Verilog summary Prepare cds.lib and hdl.var Modify the script for compiling, elaborating and simulating Get fsdb file for debug Debug with debussy * * / 61 content Coding simulation: modelsim Coding simulation: NC-verilog 用Debussy调试仿真结果 HDL仿真总结 FPGA硬件验证 * * / 61 Debug with debussy 集成Verilog 和HDL 分析和调试的工具 主要部件有： nTrace – 一个独立的层次行的源代码分析和浏览工具。 nSchematic – 一个面向调试的层次性的原理图生成器。 nWave－ 一个无比全面的波形分析工具。 nState— 一个功能强大的快速验证有限状态机功能的调试工具。 * * / 61 Debussy 启动 source /opt/demo/debussy.env debussy * * / 61 Debussy structure * * / 61 How to get fsdb file Add following code in test bench initial begin $fsdbDumpfile(../SVGA1.fsdb); $fsdbDumpvars; end Linking debussy and NC-Verilog Refer to :($install_dir)\Debussy\share\PLI\README_PLI.pdf * * / 61 content Coding simulation: modelsim Coding simulation: NC-verilog 用Debussy调试仿真结果 HDL仿真总结 FPGA硬件验证 * * / 61 HDL仿真总结 主要介绍了Modelsim和NC-Verilog两个仿真软件 在整个仿真验证过程中这部分的时间应该是最少 设计者的主要精力应放在如何对设计进行充分验证，在功能不满足时如何定位有问题的代码等问题上 调试过程中的技巧是要设计者在实践中慢慢积累。 另外调试过程中的最基本的技能请参考EDA工具厂商提供的帮助文档。 * * / 61 content Coding simulation: modelsim Coding simulation: NC-verilog 用Debussy调试仿真结果 HDL仿真总结 FPGA 硬件验证 * * / 61 FPGA 基本原理 Xilinx FPGA 组成部分 输入输出单元（IOB） 可编程逻辑单元(CLB) 嵌入式块RAM 布线资源 底层功能模块 内嵌专用硬核 * * / 61 FPGA structure * * /