超前进位加法器设计实验.docVIP

四 川 大 学 计 算 机 学 院、软 件 学 院 实 验 报 告 学号：姓名： 专业： 班级： 第 周 课程名称 计算机组成原理 实验课时 实验项目 超前进位加法器设计实验 实验时间 实验目的 掌握超前进位加法器的原理及其设计方法。 熟悉CPLD应用设计及EDA软件的使用 实验环境 TD-CMA实验系统一台，PC机一台 实验内容（算法、程序、步骤和方法） 1.实验原理： 加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号。? 全加器的逻辑表达式为：?S=ABCi+ABCi+ABCi+ABCi?C0=AB+ACi+BCi? 串行加法器运算速度慢，其根本原因是每一位的结果都要依赖于低位的进位，因而可以通过并行进位的方式来提高效率。只要能设计出专门的电路，使得每一位的进位能够并行地产生而与低位的运算情况无关，就能解决这个问题。可以对加法器进位的逻辑表达式做进一步的推导：C0 = 0Ci+1 = AiBi + AiCi + BiCi = AiBi + (Ai + Bi)Ci设gi = AiBipi = Ai + Bi则有：Ci+1 = gi + piCi= gi + pi(gi-1 + pi-1Ci-1)= gi + pi(gi-1 + pi-1(gi-2 + pi-2Ci-2))…= gi + pi (gi-1 + pi-1(gi-2 + pi-2(…(g0 + p0C0)…)))= gi + pigi-1 + pipi-1gi-2 + … + pipi-1…p1g0 + pipi-1…p1p0C0由于 gi、 pi 只和 Ai、 Bi 有关，这样 Ci+1 就只和 Ai、 Ai-1、 …、 A0， Bi、 Bi-1、 …、 B0 及 C0有关。所以各位的进位 Ci、 Ci-1、 …、 C1 就可以并行地产生，这种进位就叫超前进位。根据上面的推导，随着加法器位数的增加，越是高位的进位逻辑电路就会越复杂，逻辑器件使用也就越多。事实上我们可以继续推导进位的逻辑表达式，使得某些基本逻辑单元能够复用，且能照顾到进位位的并行产生。定义Gi,j = gi + pigi-1 + pipi-1gi-2 + … + pipi-1…pj+1gjPi,j = pipi-1…pj+1pj则有Gi,i = giPi,i = piGi,j = Gi,k + Pi,kGk-1,jPi,j = Pi,kPk-1,jCi+1 = Gi,j + Pi,jCj从而可以得到表 1-2-2 所示的算法，该算法为超前进位算法的扩展算法，这里实现的是一个8 位加法器的算法。 （接上） 实验内容（算法、程序、步骤和方法） 这样，在超前进位扩展算法的逻辑电路实现中，需要设计两种电路。模块 A 逻辑电路需要完成如下计算逻辑，其原理图如图 1-2-3 所示。Gi,i = AiBiPi,i = Ai + BiSi = ABCi + ABCi + ABCi + ABCi模块 B 逻辑电路需要完成如下计算逻辑，其原理图如图 1-2-4 所示。Gi,j = Gi,k + Pi,kGk-1,jPi,j = Pi,kPk-1,jCi+1 = Gi,j + Pi,jCj按图 1-2-2 将这两种电路连接起来，就可以得到一个 8 位的超前进位的加法器。 图 1-2-3 模块 A 原理图 图 1-2-4 模块 B 原理图从图中可以看到 Gi,i 和 Pi,i 既参与了每位上进位的计算，又参与了下一级 Gi,i 和 Pi,i 的计算。这样就复用了这些电路，使得需要的总逻辑电路数大大减少。超前进位加法器的运算速度较快，但是，与串行进位加法器相比，逻辑电路比较复杂，使用的逻辑器件较多，这些是为提高运算速度付出的代价。本实验在 CPLD 单元上进行， CPLD 单元由由两大部分组成，一是 LED 显示灯，两组 16只，供调试时观测数据， LED 灯为正逻辑， 1 时亮， 0 时灭。另外是一片 MAXII EPM1270T144及其外围电路。EPM1270T144 有 144 个引脚，分成四个块，即 BANK1…BANK4，将每个块的通用 I/O 脚加以编号，就形成 A01…A24、 B01…B30 等 I/O 号，如图 1-2-5 所示。 CPLD 单元排针的丝印分为两部分，一是 I/O 号，以 A、 B、 C、 D 打头，如 A15，一是芯片引脚号，是纯数字，如 21，它们表示的是同一个