EDA技术及应用第四章VHDL设计初步.pptVIP

EDA技术及应用 主讲：牛军浩 第四章 VHDL设计初步 教学目的 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.2 寄存器描述及其VHDL语言 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 作业 4.5 4位2进制计数器设计 4.5 4位2进制计数器设计 4.5 作业 4.5 作业 4.5 4位2进制计数器设计 5. 实现时序电路的不同描述 IF (clk‘EVENT) AND (clk=1‘) AND (clk’LAST_VALUE=‘0’) IF (clk=1‘) AND (clk’LAST_VALUE=‘0’) IF rising_edge(clk) --STD_LOGIC_1164定义 Wait until clk = ‘1’; 6. 同步时序电路和异步时序电路 移位寄存器 二进制计数器 只需一个时钟进程 需两个时钟进程 6. 同步时序电路和异步时序电路 PROCESS (clk) BEGIN ********** END PROCESS; PROCESS (q) BEGIN ********** END PROCESS; 1. 半加器功能描述 全加器可由两个半加器和一个或门构成 半加器是最简单的加法器，把2个1位二进制数相加，不考虑低位的进位 ，产生一个2位和，和的低位叫半加和，高位叫半加进位 半加器由一个与门，一个或门和一个异或门构成 2. 半加器真值表及电路图 0 1 1 1 1 0 0 1 1 0 1 0 0 0 0 0 so co b a co = a AND b so = a XOR b 3. 半加器VHDL描述方法－－布尔表达式 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT( a,b : IN STD_LOGIC; co,so: OUT STD_LOGIC ); END h_adder; ARCHITECTURE a OF h_adder IS BEGIN co = a AND b; so = a XOR b; END a; 3. 半加器VHDL描述方法－－真值表表达方式 0 1 1 1 1 0 0 1 1 0 1 0 0 0 0 0 so co b a 4. 全加器图形输入法 考虑低位进位的情况下，2个输入和 5. 全加器VHDL描述——或门 通过顶层调用底层元件，实现全加器，下面使用VHDL描述实现或门逻辑。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT( a,b : IN STD_LOGIC; c :