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7.2.4 存储器容量的扩展 位扩展可以利用芯片的并联方式实现。 ··· CE ┇ A11 A0 ··· WE D0 D1 D2 D3 WE CE A0 A11 4K×4位 I/O0 I/O1 I/O2 I/O3 D12 D13 D14 D15 CE A0 A11 4K×4位 I/O0 I/O1 I/O2 I/O3 WE 1. 字长（位数）的扩展---用4KX4位的芯片组成4KX16位的存储系统。 7.2.4 RAM存储容量的扩展 2. 字数的扩展—用用8KX8位的芯片组成32KX8位的存储系统。 RAM1 D0 D7 A0 A12 CE1 芯片数=4 RAM1 D0 D7 A0 A12 CE1 RAM1 D0 D7 A0 A12 CE1 RAM1 D0 D7 A0 A12 CE1 系统地址线数=15 系统:A0 ~ A14 A13 ~ A14? 2000H 2001H 2002H ┇ 3FFFH 4000H 400H 4002H ┇ 5FFFH 6000H 6001H 6002H ┇ 7FFFH 0000H 0001H 0002H ┇ 1FFFH 芯片:A0 ~ A12 32K×8位存储器系统的地址分配表 各RAM芯片 译码器有效输出端 扩展的地址输入端 A14 A13 8K×8位RAM芯片地址输入端 ? A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 对应的十六进制地址码 ? ? Ⅰ ? ? ? ? 0 0 ? ? 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 ┇ 1 1 1 1 1 1 1 1 1 1 1 1 1 0000H 0001H 0002H ┇ 1FFFH ? ? Ⅱ ? ? ? ? 0 1 ? ? 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 ┇ 1 1 1 1 1 1 1 1 1 1 1 1 1 2000H 2001H 2002H ┇ 3FFFH ? ? Ⅲ ? ? ? ? 1 0 ? ? 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 ┇ 1 1 1 1 1 1 1 1 1 1 1 1 1 4000H 400H 4002H ┇ 5FFFH ? ? Ⅳ ? ? ? ? Y0 ? ? ? ? Y1 ? ? ? ? Y2 ? ? ? ? Y3 ? ? ? ? 1 1 ? ? 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 ┇ 1 1 1 1 1 1 1 1 1 1 1 1 1 6000H 6001H 6002H ┇ 7FFFH 字数的扩展可以利用外加译码器控制存储器芯片的片选输入端来实现。 7.3 复杂可编程逻辑器件(CPLD) 7.3.1 CPLD的结构 7.3.2 CPLD编程简介 7.3 复杂可编程逻辑器件(CPLD) 与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元； 每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。 CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件; 7.3.1 CPLD的结构 更多乘积项、更多宏单元、更多的输入信号。 通用的CPLD器件逻辑块的结构 内部 可编 程连 线区 n 宏单元 1 宏单元 2 宏单元 3 · · · 可编 程乘 积项 阵列 乘积 项分 配 宏单元 m 内部 可编 程连 线区 m m I/O 块 Xilinx XG500: 90个36变量的乘积项,宏单元3
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