Verilog HDL 行为语句幻灯片.ppt

* 条件语句 （if – else if - else) module test (a, b, c, f); input a, b, c; output f; reg f; always @(a, b, c) begin if (ab) f = a; else if (bc) f =b; else f = c; end endmodule 2： if – else语句的格式： if (表达式1） 语句1； else if (表达式2） 语句2； else if (表达式3） 语句3； else if (表达式4） 语句4； else 语句5； * 条件语句 (if) 3： if 语句的格式： if (表达式） 语句1； module test (a, b, f); input a, b; output f; reg f; always @(a, b) begin if (ab) f = a; end endmodule * 条件语句 (if) Warning!!! * 条件语句 （case ) case语句的格式： case (敏感表达式） 值 1： 语句1； 值 2： 语句2； 值 3： 语句3； 。 。 。 值 n： 语句n； default : 语句n+1; endcase module dec2to4 (W, En, Y); input [1:0] W; input En; output reg [3:0] Y; always @(En, W) case ({En, W}) 3’b100: Y = 4’b0001; 3’b101: Y = 4’b0010; 3’b110: Y = 4’b0100; 3’b111: Y = 4’b1000; default: Y = 4’b0000; endcase endmodule * 条件语句 （casez, casex ) Case语句中， 敏感表达式与值1~n间的比较是一种全等比较， 必须保证两者的对应位全等。 Casez语句中， 如果分支表达式某些位的值为高阻z, 那么对这些位的比较就不予考虑，因此只需关注其他位的比较结果 Casex语句中， 把这种处理方式进一步扩展到对x的处理， 如果比较的双方有一方 的某些位的值是x或z， 那么这些位的比较就都不予考虑。 * case, casez, casex语句的比较 case (a) 2’b1x : out = 1; // 只有a=1x, 才有 out = 1 casez(a) 2’b1x : out = 1; // 如果a = 1x 或 1z, 则有out =1; casex (a) 2’b1x : out = 1; // 如果a = 10, 11, 1x, 1z, 则有 out = 1; casez (a) 3’b1?? : out = 1; // 如果a=100, 101, 110, 111或1xx, 1zz, 则有out = 1; 3’b01? : out = 1; // 如果a = 010, 011, 01x, 01z, 则有 out = 1; * module test (a,b,c,d,s,f); input a,b,c,d; input [3:0] s; output reg f; always @(a or b or c or d or s) begin casez (s) 4b???1: f = a; 4b??1?: f = b; 4b?1??: f = c; 4b1???: f = d; endcase end endmodule 例 (casez): Verilog HDL * 循环语句 for: 有条件的循环语句 w