现代微机基本原理和接口技术应用.pptVIP

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* IA-32e模式下2MB分页方式地址转换 * 4.4 高速缓冲存储器Cache 4.1.1 Cache的工作原理与地址映射 1. Cache的工作原理 * 2. Cache的地址映像 1) 直接映像 主存中的每一页都映像到高速缓存中的一个固定页,而高速缓存中的每一页却对应着主存中的若干页。 这是最简单的一种映像技术,易于实现,地址变换速度快,但是不够灵活,Cache的页冲突概率高,空间利用率低。 2) 全相联映像 全相联映像技术允许主存中每一个页面映像到Cache的任何一个页面位置上,也允许采用某种替换算法从已占满的Cache中替换出任何一个旧页面。这种方式冲突概率低,可达到很高的Cache命中率,但实现起来比较困难。 3)组相联映像 将主存空间按Cache大小等分成组,再将Cache空间和主存空间中的每一组都等分成大小相同的块,使得主存中一个组内的页数与Cache中的分块数相同。各组之间是直接映像,而组内各块之间则是全相联映像。 * 3. Cache的读写操作 存储器读 访问页面在Cache中——直接读Cache,不读主存 访问页面不在Cache中—— · 贯穿读出式:页面从主存读到Cache,再到CPU · 旁路读出式:页面直接从主存读到CPU,而不 经过Cache 存储器写 · 写回法:写Cache页时不写主存,到下次页面修改时再写主存。 · 写贯穿法:页面在写到Cache时同时写到主存,以保持主存与Cache的相关页的内容一致 * 4.4.2 IA-32的Cache结构 物理存储器 系统总线 (外部) 总线接口单元 L2 Cache L3 Cache* 数据Cache(L1) 指令译码器 跟踪Cache**/L1指令Cache Instruction TLBs Data TLBs 存储缓冲 * Intel Xeon 处理器才有 ** 跟踪Cache只有Pentium 4才有 * Core Solo,Core Duo,Core 2,Pentium 4中L1和L2Cache行和Intel Xeon 处理器的L1 、L2和L3 Cache行都是64字节。 一个Cache行可以使用8个突发传送事件来填满。Cache不支持部分Cache行的填充。 TLBs存储最近用过的页目录和页表项。他们通过降低访问主存中页表的次数来加快页表的访问。 处理器的Cache对软件来说基本上是透明的。 对Cache行为的了解有助于优化软件的性能。 * 4.4.3 IA-32的Caching类型 强不可缓存(Strong Uncacheable,UC)型:主存单元的读写不使用Cache。所有读和写都只针对主存,并且以程序的次序执行而不会重排序。 不可缓存(Uncacheable,UC-)型:和UC存储器具有一些相同的特征,不过这种存储器类型可以通过对WC类型存储器的MTRRs编程来撤消。 写组合(Write Combining,WC)型:和UC-存储器一样,主存单元的读写不使用Cache,并且处理器总线的一致性协议也没有被强制使用。 * 写贯穿(Write-through,WT)型:对主存的读或写操作都使用Cache。如果Cache命中,则读操作将会直接读Cache行,如果没有命中则会引起一个Cache填充事件。所有的写在可能的情况下都被写入到Cache行,并且同时写到主存中。 写回(Write-back,WB)型:对主存的写和读操作都使用Cache。如果Cache命中,则读操作将会直接读Cache行,如果没有命中则会引起一个Cache填充事件。写操作被写到Cache中。被修改的Cache行,在稍后才被写到主存中。 写保护(Write-protected,WP)型:读操作在可能的情况下是从Cache行中读数据, 读操作没有命中Cache时会引起Cache填充。写操作被传送到内存中,而且导致在系统总线上的所有处理器中的相应Cache行变为无效。 * Cache不同类型的特点 * 已修改(Modified):指出Cache行数据已被更新,但该更新不会送上系统总线,因此此时的Cache行内容与主存及其它Cache的不一样。当该Cache控制器之后监听到该行再次命中,必须将修改行的数据写回存储器,以保持数据一直; 独占(Exclusive):指出这个Cache行的数据与主存相联地址的内容一样,并且其它Cache中不包括此Cache行的内容; 共享(Shared):指出此Cache行的内容存在于几个Cache当中,在每个相关的Cache行和存储器行里都存放了这行内容的副本; 无效(Inval

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