基于传输门的低功耗触发器.ppt

* 各种逻辑门比较 1、静态逻辑类型-CMOS传输门 问题： NMOS传输高电平时有阈值损失 需摆幅恢复电路（低电平会引起下一级静态功耗） 为提供驱动能力并去耦和，常在输出端加反相器（增加晶体管、功耗） 每一时刻只能一个通路导通，否则输入端彼此短路 必须采用多选器结构；限制了能优化实现的功能 传输门多选器结构通常需要互补的控制信号 常采用双通路结构，需提供所有信号和其补信号 * 各种逻辑门比较 1、静态逻辑类型-CMOS传输门 问题： 单元间双互连增加互连复杂度和电容 版图不直观、规整 晶体管尺寸设计对电路正常操作非常关键 晶体管间尺寸保持一定比例，增加了设计难度 以上问题削弱了传输们逻辑的主要优点 一个传输门支路即可实现所需逻辑功能 晶体管数量少，输入负载小 * 各种逻辑门比较 1、静态逻辑类型-其他逻辑 CPL-Complementary Pass-transistor Logic 两路NMOS，双路 串耦合上拉PMOS，实现摆幅恢复，速度快，直通功耗大 两输出反相器，有良好驱动 输入负载小 易于实现AND、OR、XOR、多选器；实现NAND、NOR，时电路复杂 * 各种逻辑门比较 DPL-Double PL 不需摆幅恢复电路 互补全摆幅传输 健壮性好 晶体管多，且PMOS晶体管尺寸一般大 节点电容增加 双路传输门逻辑 CMOS+为单路传输门逻辑 与CMOS和其他逻辑比没有竞争力 1、静态逻辑类型-其他逻辑 * 各种逻辑门比较 不同静态逻辑类型比较 结论 互补CMOS仍是最佳选择 个别逻辑风格在实现某些特定电路时可能在某些指标上有优势。 单/双路 是否有阈值损失 各种逻辑门比较 不同静态逻辑类型比较 CMOS逻辑的优点 实现所有逻辑门，几乎都比传输门逻辑优越 例外是full adder在高电源电压时，传输门有优势 不需摆幅恢复电路；单通路；强健壮性（对DSM时代愈加重要）；对晶体管尺寸和电源电压下降不敏感等 CMOS逻辑 可用于设计LP LV组合逻辑 有利于实现设计自动化 LP综合工具和基于标准单元的设计 适应深亚微米时代 * 各种逻辑门介绍 动态逻辑 含预充-求值两个阶段 只用NMOS支路或PMOS支路实现所需功能 面积小，输入电容小，有利于高速度 不适于LP设计，适于高速电路设计 Clock tree会引入可观的功耗 采用门控时钟技术可适当降低功耗 每个clock都需预充，Clock tree会引入功耗（40％） 电荷分享使电平质量下降，降低健壮性和可靠性 电荷分享会使电平质量下降 当电源电压较低时会降低健壮性和可靠性 2、动态逻辑总结 * 各种逻辑门比较 Low Power Synthesis of Dynamic Logic Circuits Using Fine-Grained Clock Gating，Nilanjan Banerjee and Kaushik Roy, etc, Purdue University，2006，IEEE数据库 “High performance designs often exploit dynamic logic styles such as domino for higher speed of operation and lower area compared to their static CMOS counterparts.” “Experiments on logic blocks designed with domino gates show that around 40% of the power consumption comes from clock power.” “It is difficult to use domino circuits in scaled technologies due to the dependence of their noise margin on threshold voltage variation.” “Skewed CMOS is a specific dynamic logic style that significantly improves the noise tolerance over domino circuits. Similar to domino logic, clock power is a significant component of total power in skewed circuits.” 2、动态逻辑应用： * CMOS传输门 CMOS传输门直流电压传输特性 * CMOS传输门 CMOS传输门导通电阻的变化 * CMOS传输门 传输门总结 NMOS传输管